-------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 88CD1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 D88D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:34 NUM:1 COMP:1 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 988D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:34 NUM:1 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 8 dw -- 2 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800000 TEX/VTX INST:0x2 COUNT:1 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 93564001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:4 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:13 NUM:1 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] 0: MOV OUT[0], IN[0] 1: MOV OUT[1], IN[1] 2: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 6 dw -- 3 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0003 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0004 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0005 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL OUT[0], POSITION 0: MOV OUT[0], IN[0] 1: END STREAMOUT 0: MEM_STREAM0_BUF0 OUT[0].x___ ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T1_W in %vreg0, %T1_Z in %vreg1, %T1_Y in %vreg2, %T1_X in %vreg3 Function Live Outs: %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T1_W %T1_Z %T1_Y %T1_X RETURN %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 8 dw -- 2 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 00008000 EXPORT MEM_STREAM0_BUF0 GPR:1 ELEM_SIZE:0 ARRAY_BASE:0 TYPE:0 0003 90001FFF EXPORT MEM_STREAM0_BUF0 ARRAY_SIZE:4095 COMP_MASK:1 BARRIER:1 INST:268435456 BURST_COUNT:1 EOP:0 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0004000 EXPORT GPR:0 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95200FFF EXPORT SWIZ_X:7 SWIZ_Y:7 SWIZ_Z:7 SWIZ_W:7 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], CONSTANT 0: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone # Machine code for function main: Post SSA, not tracking liveness BB#0: derived from LLVM BB %main_body RETURN # End machine code for function main. bytecode 12 dw -- 2 gprs --------------------- E 0000 00000002 ALU ADDR:4 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0004 000001C0 SRC0(SEL:448 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0005 00207010 INST:0xe0 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 000005C0 SRC0(SEL:448 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0007 20207010 INST:0xe0 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0008 000009C0 SRC0(SEL:448 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 40207010 INST:0xe0 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80000DC0 SRC0(SEL:448 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 60207010 * INST:0xe0 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 C0000000 EXPORT GPR:0 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0003 95200FFF EXPORT SWIZ_X:7 SWIZ_Y:7 SWIZ_Z:7 SWIZ_W:7 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 88CD1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 D88D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:34 NUM:1 COMP:1 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 988D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:34 NUM:1 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 8 dw -- 2 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800000 TEX/VTX INST:0x2 COUNT:1 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 93564001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:4 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:13 NUM:1 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] 0: MOV OUT[0], IN[0] 1: MOV OUT[1], IN[1] 2: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 6 dw -- 3 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0003 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0004 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0005 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL OUT[0], POSITION 0: MOV OUT[0], IN[0] 1: END STREAMOUT 0: MEM_STREAM0_BUF0 OUT[0].x___ ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T1_W in %vreg0, %T1_Z in %vreg1, %T1_Y in %vreg2, %T1_X in %vreg3 Function Live Outs: %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T1_W %T1_Z %T1_Y %T1_X RETURN %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 8 dw -- 2 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 00008000 EXPORT MEM_STREAM0_BUF0 GPR:1 ELEM_SIZE:0 ARRAY_BASE:0 TYPE:0 0003 90001FFF EXPORT MEM_STREAM0_BUF0 ARRAY_SIZE:4095 COMP_MASK:1 BARRIER:1 INST:268435456 BURST_COUNT:1 EOP:0 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0004000 EXPORT GPR:0 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95200FFF EXPORT SWIZ_X:7 SWIZ_Y:7 SWIZ_Z:7 SWIZ_W:7 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], CONSTANT 0: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone # Machine code for function main: Post SSA, not tracking liveness BB#0: derived from LLVM BB %main_body RETURN # End machine code for function main. bytecode 12 dw -- 2 gprs --------------------- E 0000 00000002 ALU ADDR:4 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0004 000001C0 SRC0(SEL:448 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0005 00207010 INST:0xe0 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 000005C0 SRC0(SEL:448 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0007 20207010 INST:0xe0 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0008 000009C0 SRC0(SEL:448 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 40207010 INST:0xe0 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80000DC0 SRC0(SEL:448 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 60207010 * INST:0xe0 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 C0000000 EXPORT GPR:0 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0003 95200FFF EXPORT SWIZ_X:7 SWIZ_Y:7 SWIZ_Z:7 SWIZ_W:7 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ Creating resource group General Creating resource group Internal Creating resource group Autodetect SceneManagerFactory for type 'DefaultSceneManager' registered. Registering ResourceManager for type Material Registering ResourceManager for type Mesh Registering ResourceManager for type Skeleton MovableObjectFactory for type 'ParticleSystem' registered. OverlayElementFactory for type Panel registered. OverlayElementFactory for type BorderPanel registered. OverlayElementFactory for type TextArea registered. Registering ResourceManager for type Font ArchiveFactory for archive type FileSystem registered. ArchiveFactory for archive type Zip registered. FreeImage version: 3.15.3 This program uses FreeImage, a free, open source image library supporting all common bitmap formats. See http://freeimage.sourceforge.net for details Supported formats: bmp,ico,jpg,jif,jpeg,jpe,jng,koa,iff,lbm,mng,pbm,pbm,pcd,pcx,pgm,pgm,png,ppm,ppm,ras,tga,targa,tif,tiff,wap,wbmp,wbm,psd,cut,xbm,xpm,gif,hdr,g3,sgi,exr,j2k,j2c,jp2,pfm,pct,pict,pic,3fr,arw,bay,bmq,cap,cine,cr2,crw,cs1,dc2,dcr,drf,dsc,dng,erf,fff,ia,iiq,k25,kc2,kdc,mdc,mef,mos,mrw,nef,nrw,orf,pef,ptx,pxn,qtk,raf,raw,rdc,rw2,rwl,rwz,sr2,srf,srw,sti DDS codec registering Registering ResourceManager for type HighLevelGpuProgram Registering ResourceManager for type Compositor MovableObjectFactory for type 'Entity' registered. MovableObjectFactory for type 'Light' registered. MovableObjectFactory for type 'BillboardSet' registered. MovableObjectFactory for type 'ManualObject' registered. MovableObjectFactory for type 'BillboardChain' registered. MovableObjectFactory for type 'RibbonTrail' registered. Loading library lib64/OGRE/RenderSystem_GL Installing plugin: GL RenderSystem OpenGL Rendering Subsystem created. Plugin successfully installed Loading library lib64/OGRE/Plugin_ParticleFX Installing plugin: ParticleFX Particle Emitter Type 'Point' registered Particle Emitter Type 'Box' registered Particle Emitter Type 'Ellipsoid' registered Particle Emitter Type 'Cylinder' registered Particle Emitter Type 'Ring' registered Particle Emitter Type 'HollowEllipsoid' registered Particle Affector Type 'LinearForce' registered Particle Affector Type 'ColourFader' registered Particle Affector Type 'ColourFader2' registered Particle Affector Type 'ColourImage' registered Particle Affector Type 'ColourInterpolator' registered Particle Affector Type 'Scaler' registered Particle Affector Type 'Rotator' registered Particle Affector Type 'DirectionRandomiser' registered Particle Affector Type 'DeflectorPlane' registered Plugin successfully installed Loading library lib64/OGRE/Plugin_OctreeSceneManager Installing plugin: Octree & Terrain Scene Manager Plugin successfully installed *-*-* OGRE Initialising *-*-* Version 1.6.5 (Shoggoth) -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 88CD1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 D88D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:34 NUM:1 COMP:1 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 988D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:34 NUM:1 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 8 dw -- 2 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800000 TEX/VTX INST:0x2 COUNT:1 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 93564001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:4 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:13 NUM:1 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] 0: MOV OUT[0], IN[0] 1: MOV OUT[1], IN[1] 2: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 6 dw -- 3 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0003 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0004 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0005 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL OUT[0], POSITION 0: MOV OUT[0], IN[0] 1: END STREAMOUT 0: MEM_STREAM0_BUF0 OUT[0].x___ ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T1_W in %vreg0, %T1_Z in %vreg1, %T1_Y in %vreg2, %T1_X in %vreg3 Function Live Outs: %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T1_W %T1_Z %T1_Y %T1_X RETURN %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 8 dw -- 2 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 00008000 EXPORT MEM_STREAM0_BUF0 GPR:1 ELEM_SIZE:0 ARRAY_BASE:0 TYPE:0 0003 90001FFF EXPORT MEM_STREAM0_BUF0 ARRAY_SIZE:4095 COMP_MASK:1 BARRIER:1 INST:268435456 BURST_COUNT:1 EOP:0 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0004000 EXPORT GPR:0 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95200FFF EXPORT SWIZ_X:7 SWIZ_Y:7 SWIZ_Z:7 SWIZ_W:7 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], CONSTANT 0: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone # Machine code for function main: Post SSA, not tracking liveness BB#0: derived from LLVM BB %main_body RETURN # End machine code for function main. bytecode 12 dw -- 2 gprs --------------------- E 0000 00000002 ALU ADDR:4 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0004 000001C0 SRC0(SEL:448 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0005 00207010 INST:0xe0 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 000005C0 SRC0(SEL:448 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0007 20207010 INST:0xe0 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0008 000009C0 SRC0(SEL:448 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 40207010 INST:0xe0 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80000DC0 SRC0(SEL:448 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 60207010 * INST:0xe0 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 C0000000 EXPORT GPR:0 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0003 95200FFF EXPORT SWIZ_X:7 SWIZ_Y:7 SWIZ_Z:7 SWIZ_W:7 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 88CD1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 D88D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:34 NUM:1 COMP:1 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 988D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:34 NUM:1 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 8 dw -- 2 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800000 TEX/VTX INST:0x2 COUNT:1 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 93564001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:4 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:13 NUM:1 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] 0: MOV OUT[0], IN[0] 1: MOV OUT[1], IN[1] 2: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 6 dw -- 3 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0003 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0004 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0005 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL OUT[0], POSITION 0: MOV OUT[0], IN[0] 1: END STREAMOUT 0: MEM_STREAM0_BUF0 OUT[0].x___ ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T1_W in %vreg0, %T1_Z in %vreg1, %T1_Y in %vreg2, %T1_X in %vreg3 Function Live Outs: %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T1_W %T1_Z %T1_Y %T1_X RETURN %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 8 dw -- 2 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 00008000 EXPORT MEM_STREAM0_BUF0 GPR:1 ELEM_SIZE:0 ARRAY_BASE:0 TYPE:0 0003 90001FFF EXPORT MEM_STREAM0_BUF0 ARRAY_SIZE:4095 COMP_MASK:1 BARRIER:1 INST:268435456 BURST_COUNT:1 EOP:0 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0004000 EXPORT GPR:0 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95200FFF EXPORT SWIZ_X:7 SWIZ_Y:7 SWIZ_Z:7 SWIZ_W:7 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], CONSTANT 0: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone # Machine code for function main: Post SSA, not tracking liveness BB#0: derived from LLVM BB %main_body RETURN # End machine code for function main. bytecode 12 dw -- 2 gprs --------------------- E 0000 00000002 ALU ADDR:4 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0004 000001C0 SRC0(SEL:448 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0005 00207010 INST:0xe0 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 000005C0 SRC0(SEL:448 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0007 20207010 INST:0xe0 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0008 000009C0 SRC0(SEL:448 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 40207010 INST:0xe0 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80000DC0 SRC0(SEL:448 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 60207010 * INST:0xe0 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 C0000000 EXPORT GPR:0 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0003 95200FFF EXPORT SWIZ_X:7 SWIZ_Y:7 SWIZ_Z:7 SWIZ_W:7 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], LINEAR DCL OUT[0], COLOR DCL SAMP[0] 0: TEX OUT[0], IN[0], SAMP[0], 2D 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = insertelement <4 x float> undef, float %0, i32 0 %5 = insertelement <4 x float> %4, float %1, i32 1 %6 = insertelement <4 x float> %5, float %2, i32 2 %7 = insertelement <4 x float> %6, float %3, i32 3 %8 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %7, i32 0, i32 2) %9 = extractelement <4 x float> %8, i32 0 %10 = extractelement <4 x float> %8, i32 1 %11 = extractelement <4 x float> %8, i32 2 %12 = extractelement <4 x float> %8, i32 3 call void @llvm.AMDGPU.store.output(float %9, i32 8) call void @llvm.AMDGPU.store.output(float %10, i32 9) call void @llvm.AMDGPU.store.output(float %11, i32 10) call void @llvm.AMDGPU.store.output(float %12, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T3_X = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T2_Z, 0, pred:%noreg, %T3_XYZW %T3_W = MOV %T2_W, 0, pred:%noreg, %T3_XYZW %T3_XYZW = TEX_SAMPLE %T3_XYZW, 0, 2 %T2_X = MOV %T3_X, 0, pred:%noreg %T2_Y = MOV %T3_Y, 0, pred:%noreg %T2_Z = MOV %T3_Z, 0, pred:%noreg %T2_W = MOV %T3_W, 0, pred:%noreg RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A02C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:12 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000010 TEX/VTX ADDR:32 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0032 00030210 INST:0x10 RESOURCE_ID:2 SRC(GPR:3 REL:0) 0033 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0034 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0035 00000000 0004 00000012 ALU ADDR:36 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0036 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], LINEAR DCL OUT[0], COLOR DCL SAMP[0] 0: TEX OUT[0], IN[0], SAMP[0], 2D 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = insertelement <4 x float> undef, float %0, i32 0 %5 = insertelement <4 x float> %4, float %1, i32 1 %6 = insertelement <4 x float> %5, float %2, i32 2 %7 = insertelement <4 x float> %6, float %3, i32 3 %8 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %7, i32 0, i32 2) %9 = extractelement <4 x float> %8, i32 0 %10 = extractelement <4 x float> %8, i32 1 %11 = extractelement <4 x float> %8, i32 2 %12 = extractelement <4 x float> %8, i32 3 call void @llvm.AMDGPU.store.output(float %9, i32 8) call void @llvm.AMDGPU.store.output(float %10, i32 9) call void @llvm.AMDGPU.store.output(float %11, i32 10) call void @llvm.AMDGPU.store.output(float %12, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T3_X = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T2_Z, 0, pred:%noreg, %T3_XYZW %T3_W = MOV %T2_W, 0, pred:%noreg, %T3_XYZW %T3_XYZW = TEX_SAMPLE %T3_XYZW, 0, 2 %T2_X = MOV %T3_X, 0, pred:%noreg %T2_Y = MOV %T3_Y, 0, pred:%noreg %T2_Z = MOV %T3_Z, 0, pred:%noreg %T2_W = MOV %T3_W, 0, pred:%noreg RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A02C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:12 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000010 TEX/VTX ADDR:32 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0032 00030210 INST:0x10 RESOURCE_ID:2 SRC(GPR:3 REL:0) 0033 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0034 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0035 00000000 0004 00000012 ALU ADDR:36 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0036 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 88CD1001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 88CD1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:35 NUM:0 COMP:0 MODE:1) 0010 00080010 ENDIAN:0 OFFSET:16 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], LINEAR DCL OUT[0], COLOR DCL SAMP[0] 0: TEX OUT[0], IN[0], SAMP[0], 2D 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = insertelement <4 x float> undef, float %0, i32 0 %5 = insertelement <4 x float> %4, float %1, i32 1 %6 = insertelement <4 x float> %5, float %2, i32 2 %7 = insertelement <4 x float> %6, float %3, i32 3 %8 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %7, i32 0, i32 2) %9 = extractelement <4 x float> %8, i32 0 %10 = extractelement <4 x float> %8, i32 1 %11 = extractelement <4 x float> %8, i32 2 %12 = extractelement <4 x float> %8, i32 3 call void @llvm.AMDGPU.store.output(float %9, i32 8) call void @llvm.AMDGPU.store.output(float %10, i32 9) call void @llvm.AMDGPU.store.output(float %11, i32 10) call void @llvm.AMDGPU.store.output(float %12, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T3_X = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T2_Z, 0, pred:%noreg, %T3_XYZW %T3_W = MOV %T2_W, 0, pred:%noreg, %T3_XYZW %T3_XYZW = TEX_SAMPLE %T3_XYZW, 0, 2 %T2_X = MOV %T3_X, 0, pred:%noreg %T2_Y = MOV %T3_Y, 0, pred:%noreg %T2_Z = MOV %T3_Z, 0, pred:%noreg %T2_W = MOV %T3_W, 0, pred:%noreg RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A02C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:12 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000010 TEX/VTX ADDR:32 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0032 00030210 INST:0x10 RESOURCE_ID:2 SRC(GPR:3 REL:0) 0033 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0034 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0035 00000000 0004 00000012 ALU ADDR:36 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0036 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] 0: MOV OUT[0], IN[0] 1: MOV OUT[1], IN[1] 2: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 6 dw -- 3 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0003 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0004 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0005 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], LINEAR DCL OUT[0], COLOR DCL SAMP[0] 0: TEX OUT[0], IN[0], SAMP[0], 2D 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = insertelement <4 x float> undef, float %0, i32 0 %5 = insertelement <4 x float> %4, float %1, i32 1 %6 = insertelement <4 x float> %5, float %2, i32 2 %7 = insertelement <4 x float> %6, float %3, i32 3 %8 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %7, i32 0, i32 2) %9 = extractelement <4 x float> %8, i32 0 %10 = extractelement <4 x float> %8, i32 1 %11 = extractelement <4 x float> %8, i32 2 %12 = extractelement <4 x float> %8, i32 3 call void @llvm.AMDGPU.store.output(float %9, i32 8) call void @llvm.AMDGPU.store.output(float %10, i32 9) call void @llvm.AMDGPU.store.output(float %11, i32 10) call void @llvm.AMDGPU.store.output(float %12, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T3_X = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T2_Z, 0, pred:%noreg, %T3_XYZW %T3_W = MOV %T2_W, 0, pred:%noreg, %T3_XYZW %T3_XYZW = TEX_SAMPLE %T3_XYZW, 0, 2 %T2_X = MOV %T3_X, 0, pred:%noreg %T2_Y = MOV %T3_Y, 0, pred:%noreg %T2_Z = MOV %T3_Z, 0, pred:%noreg %T2_W = MOV %T3_W, 0, pred:%noreg RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A02C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:12 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000010 TEX/VTX ADDR:32 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0032 00030210 INST:0x10 RESOURCE_ID:2 SRC(GPR:3 REL:0) 0033 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0034 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0035 00000000 0004 00000012 ALU ADDR:36 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0036 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], LINEAR DCL OUT[0], COLOR DCL SAMP[0] 0: TEX OUT[0], IN[0], SAMP[0], 2D 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = insertelement <4 x float> undef, float %0, i32 0 %5 = insertelement <4 x float> %4, float %1, i32 1 %6 = insertelement <4 x float> %5, float %2, i32 2 %7 = insertelement <4 x float> %6, float %3, i32 3 %8 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %7, i32 0, i32 2) %9 = extractelement <4 x float> %8, i32 0 %10 = extractelement <4 x float> %8, i32 1 %11 = extractelement <4 x float> %8, i32 2 %12 = extractelement <4 x float> %8, i32 3 call void @llvm.AMDGPU.store.output(float %9, i32 8) call void @llvm.AMDGPU.store.output(float %10, i32 9) call void @llvm.AMDGPU.store.output(float %11, i32 10) call void @llvm.AMDGPU.store.output(float %12, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T3_X = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T2_Z, 0, pred:%noreg, %T3_XYZW %T3_W = MOV %T2_W, 0, pred:%noreg, %T3_XYZW %T3_XYZW = TEX_SAMPLE %T3_XYZW, 0, 2 %T2_X = MOV %T3_X, 0, pred:%noreg %T2_Y = MOV %T3_Y, 0, pred:%noreg %T2_Z = MOV %T3_Z, 0, pred:%noreg %T2_W = MOV %T3_W, 0, pred:%noreg RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A02C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:12 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000010 TEX/VTX ADDR:32 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0032 00030210 INST:0x10 RESOURCE_ID:2 SRC(GPR:3 REL:0) 0033 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0034 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0035 00000000 0004 00000012 ALU ADDR:36 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0036 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] 0: MOV OUT[0], IN[0] 1: MOV OUT[1], IN[1] 2: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 6 dw -- 3 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0003 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0004 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0005 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], LINEAR DCL OUT[0], COLOR DCL SAMP[0] 0: TEX OUT[0], IN[0], SAMP[0], 2D 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = insertelement <4 x float> undef, float %0, i32 0 %5 = insertelement <4 x float> %4, float %1, i32 1 %6 = insertelement <4 x float> %5, float %2, i32 2 %7 = insertelement <4 x float> %6, float %3, i32 3 %8 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %7, i32 0, i32 2) %9 = extractelement <4 x float> %8, i32 0 %10 = extractelement <4 x float> %8, i32 1 %11 = extractelement <4 x float> %8, i32 2 %12 = extractelement <4 x float> %8, i32 3 call void @llvm.AMDGPU.store.output(float %9, i32 8) call void @llvm.AMDGPU.store.output(float %10, i32 9) call void @llvm.AMDGPU.store.output(float %11, i32 10) call void @llvm.AMDGPU.store.output(float %12, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T3_X = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T2_Z, 0, pred:%noreg, %T3_XYZW %T3_W = MOV %T2_W, 0, pred:%noreg, %T3_XYZW %T3_XYZW = TEX_SAMPLE %T3_XYZW, 0, 2 %T2_X = MOV %T3_X, 0, pred:%noreg %T2_Y = MOV %T3_Y, 0, pred:%noreg %T2_Z = MOV %T3_Z, 0, pred:%noreg %T2_W = MOV %T3_W, 0, pred:%noreg RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A02C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:12 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000010 TEX/VTX ADDR:32 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0032 00030210 INST:0x10 RESOURCE_ID:2 SRC(GPR:3 REL:0) 0033 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0034 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0035 00000000 0004 00000012 ALU ADDR:36 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0036 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL OUT[0], COLOR DCL TEMP[0], LOCAL 0: MOV TEMP[0].w, IN[0].wwww 1: ADD TEMP[0].xyz, IN[0].xyzz, IN[1].xyzz 2: MOV_SAT OUT[0], TEMP[0] 3: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = fadd float %0, %4 %9 = fadd float %1, %5 %10 = fadd float %2, %6 %11 = call float @llvm.AMDIL.clamp.(float %8, float 0.000000e+00, float 1.000000e+00) %12 = call float @llvm.AMDIL.clamp.(float %9, float 0.000000e+00, float 1.000000e+00) %13 = call float @llvm.AMDIL.clamp.(float %10, float 0.000000e+00, float 1.000000e+00) %14 = call float @llvm.AMDIL.clamp.(float %3, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %11, i32 4) call void @llvm.AMDGPU.store.output(float %12, i32 5) call void @llvm.AMDGPU.store.output(float %13, i32 6) call void @llvm.AMDGPU.store.output(float %14, i32 7) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_Z in %vreg0, %T2_Y in %vreg1, %T2_X in %vreg2, %T1_W in %vreg3, %T1_Z in %vreg4, %T1_Y in %vreg5, %T1_X in %vreg6 Function Live Outs: %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T1_X = ADD %T1_X, %T2_X, pred:%PRED_SEL_OFF %T1_Y = ADD %T1_Y, %T2_Y, pred:%PRED_SEL_OFF %T1_X = MOV %T1_X, 1, pred:%PRED_SEL_OFF %T1_Z = ADD %T1_Z, %T2_Z, pred:%PRED_SEL_OFF %T1_Y = MOV %T1_Y, 1, pred:%PRED_SEL_OFF %T1_Z = MOV %T1_Z, 1, pred:%PRED_SEL_OFF %T1_W = MOV %T1_W, 1, pred:%PRED_SEL_OFF RETURN %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 50 dw -- 3 gprs --------------------- E 0000 00000002 ALU ADDR:4 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0580000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:23 0004 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0005 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0007 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 40346B90 INST:0xd7 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 60346B90 * INST:0xd7 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 00346B10 INST:0xd6 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 20346B10 INST:0xd6 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 001FC001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00200010 INST:0x0 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 809FC401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 20200010 * INST:0x0 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 80200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 A0200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 81004801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 40200010 * INST:0x0 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 C0200C90 INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 80000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 E0200C90 * INST:0x19 DST(SEL:1 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 C0008000 EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0003 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL CONST[0..3] DCL TEMP[0] 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: MOV_SAT OUT[1], IN[1] 5: MOV_SAT OUT[2], IN[2] 6: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDIL.clamp.(float %4, float 0.000000e+00, float 1.000000e+00) %45 = call float @llvm.AMDIL.clamp.(float %5, float 0.000000e+00, float 1.000000e+00) %46 = call float @llvm.AMDIL.clamp.(float %6, float 0.000000e+00, float 1.000000e+00) %47 = call float @llvm.AMDIL.clamp.(float %7, float 0.000000e+00, float 1.000000e+00) %48 = call float @llvm.AMDIL.clamp.(float %8, float 0.000000e+00, float 1.000000e+00) %49 = call float @llvm.AMDIL.clamp.(float %9, float 0.000000e+00, float 1.000000e+00) %50 = call float @llvm.AMDIL.clamp.(float %10, float 0.000000e+00, float 1.000000e+00) %51 = call float @llvm.AMDIL.clamp.(float %11, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %44, i32 8) call void @llvm.AMDGPU.store.output(float %45, i32 9) call void @llvm.AMDGPU.store.output(float %46, i32 10) call void @llvm.AMDGPU.store.output(float %47, i32 11) call void @llvm.AMDGPU.store.output(float %48, i32 12) call void @llvm.AMDGPU.store.output(float %49, i32 13) call void @llvm.AMDGPU.store.output(float %50, i32 14) call void @llvm.AMDGPU.store.output(float %51, i32 15) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_W in %vreg4, %T2_Z in %vreg5, %T2_Y in %vreg6, %T2_X in %vreg7, %T1_W in %vreg8, %T1_Z in %vreg9, %T1_Y in %vreg10, %T1_X in %vreg11 Function Live Outs: %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T4_X = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C1_X, %T4_X, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Z, %C2_X, %T4_X, pred:%PRED_SEL_OFF %T4_Y = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_Y, %C1_Y, %T4_Y, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C3_X, %T4_X, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_Z, %C2_Y, %T4_Y, pred:%PRED_SEL_OFF %T4_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T1_Y, %C1_Z, %T4_Z, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T1_Z, %C2_Z, %T4_Z, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_W, %C3_Y, %T4_Y, pred:%PRED_SEL_OFF %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T1_X = MOV %T4_X, 0, pred:%noreg %T4_X = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T4_Z, pred:%PRED_SEL_OFF %T1_Y = MOV %T4_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T4_X, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Y, 1, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T3_W, 1, pred:%PRED_SEL_OFF RETURN %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 60 dw -- 5 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000004 ALU ADDR:8 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0640000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:26 0008 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0009 00800090 * INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 008280FE * INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0012 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0014 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0018 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 208284FE * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0020 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 208284FE INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0022 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 40800090 * INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 81102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 408288FE * INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0026 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20828404 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0028 81104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 408288FE * INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0030 81900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 00200090 * INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 202280FE * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0036 01904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 008284FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0038 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40228804 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0042 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 01906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 602280FE INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0050 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0059 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95210688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:2 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], LINEAR DCL OUT[0], COLOR 0: MOV OUT[0], IN[0] 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 8) call void @llvm.AMDGPU.store.output(float %1, i32 9) call void @llvm.AMDGPU.store.output(float %2, i32 10) call void @llvm.AMDGPU.store.output(float %3, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 20 dw -- 3 gprs --------------------- E 0000 00000002 ALU ADDR:4 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A01C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:8 0004 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0005 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0007 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0003 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], GENERIC[0], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL CONST[1..5] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL 0: TXP TEMP[0], IN[0].xyyw, SAMP[0], 2D 1: MUL TEMP[0], TEMP[0], CONST[4] 2: MOV TEMP[1].w, TEMP[0].wwww 3: ADD TEMP[1].xyz, TEMP[0].xyzz, CONST[5].xyzz 4: MOV_SAT OUT[0], TEMP[1] 5: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.AMDGPU.div(float %0, float %3) %5 = call float @llvm.AMDGPU.div(float %1, float %3) %6 = call float @llvm.AMDGPU.div(float %1, float %3) %7 = insertelement <4 x float> undef, float %4, i32 0 %8 = insertelement <4 x float> %7, float %5, i32 1 %9 = insertelement <4 x float> %8, float %6, i32 2 %10 = insertelement <4 x float> %9, float 1.000000e+00, i32 3 %11 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %10, i32 0, i32 2) %12 = extractelement <4 x float> %11, i32 0 %13 = extractelement <4 x float> %11, i32 1 %14 = extractelement <4 x float> %11, i32 2 %15 = extractelement <4 x float> %11, i32 3 %16 = call float @llvm.AMDGPU.load.const(i32 16) %17 = call float @llvm.AMDGPU.mul(float %12, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 17) %19 = call float @llvm.AMDGPU.mul(float %13, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 18) %21 = call float @llvm.AMDGPU.mul(float %14, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 19) %23 = call float @llvm.AMDGPU.mul(float %15, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 20) %25 = fadd float %17, %24 %26 = call float @llvm.AMDGPU.load.const(i32 21) %27 = fadd float %19, %26 %28 = call float @llvm.AMDGPU.load.const(i32 22) %29 = fadd float %21, %28 %30 = call float @llvm.AMDIL.clamp.(float %25, float 0.000000e+00, float 1.000000e+00) %31 = call float @llvm.AMDIL.clamp.(float %27, float 0.000000e+00, float 1.000000e+00) %32 = call float @llvm.AMDIL.clamp.(float %29, float 0.000000e+00, float 1.000000e+00) %33 = call float @llvm.AMDIL.clamp.(float %23, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %30, i32 8) call void @llvm.AMDGPU.store.output(float %31, i32 9) call void @llvm.AMDGPU.store.output(float %32, i32 10) call void @llvm.AMDGPU.store.output(float %33, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Y in %vreg1, %T2_X in %vreg2 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Y %T2_X %T2_Z = RECIP_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF, %T3_XYZW %T2_X = MUL %T2_Y, %T2_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T2_X = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_XYZW = TEX_SAMPLE %T3_XYZW, 0, 2 %T2_X = MUL %T3_X, %C4_X, pred:%PRED_SEL_OFF %T2_X = ADD %T2_X, %C5_X, pred:%PRED_SEL_OFF %T2_Y = MUL %T3_Y, %C4_Y, pred:%PRED_SEL_OFF %T2_Y = ADD %T2_Y, %C5_Y, pred:%PRED_SEL_OFF %T2_Z = MUL %T3_Z, %C4_Z, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %C5_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T3_W, %C4_W, pred:%PRED_SEL_OFF, %T3_XYZW %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 66 dw -- 4 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0380000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:15 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 40404310 * INST:0x86 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 001FE0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 801FE4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 40600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000014 TEX/VTX ADDR:40 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0040 00030210 INST:0x10 RESOURCE_ID:2 SRC(GPR:3 REL:0) 0041 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0042 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0043 00000000 0004 40000016 ALU ADDR:44 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0280000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:11 0044 80108003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:132 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 0010A0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:133 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 80908403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:132 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 0090A4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:133 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 20400010 INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 81108803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:132 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 0110A8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:133 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 40400010 INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 81908C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:132 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0065 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] DCL CONST[0..3] DCL TEMP[0] 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: MOV OUT[1], IN[1] 5: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.AMDGPU.load.const(i32 0) %9 = call float @llvm.AMDGPU.mul(float %0, float %8) %10 = call float @llvm.AMDGPU.load.const(i32 1) %11 = call float @llvm.AMDGPU.mul(float %0, float %10) %12 = call float @llvm.AMDGPU.load.const(i32 2) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 3) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 4) %17 = call float @llvm.AMDIL.mad.(float %1, float %16, float %9) %18 = call float @llvm.AMDGPU.load.const(i32 5) %19 = call float @llvm.AMDIL.mad.(float %1, float %18, float %11) %20 = call float @llvm.AMDGPU.load.const(i32 6) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 7) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 8) %25 = call float @llvm.AMDIL.mad.(float %2, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 9) %27 = call float @llvm.AMDIL.mad.(float %2, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 10) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 11) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 12) %33 = call float @llvm.AMDIL.mad.(float %3, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 13) %35 = call float @llvm.AMDIL.mad.(float %3, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 14) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 15) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) call void @llvm.AMDGPU.store.output(float %33, i32 4) call void @llvm.AMDGPU.store.output(float %35, i32 5) call void @llvm.AMDGPU.store.output(float %37, i32 6) call void @llvm.AMDGPU.store.output(float %39, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T3_X = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Y, %C1_X, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Z, %C2_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Y, %C1_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C3_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Z, %C2_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Y, %C1_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Z, %C2_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_W, %C3_Y, %T3_Y, pred:%PRED_SEL_OFF %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T1_X = MOV %T3_X, 0, pred:%noreg %T3_X = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T3_Z, pred:%PRED_SEL_OFF %T1_Y = MOV %T3_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T3_X, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000004 ALU ADDR:8 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0440000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:18 0008 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0009 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 006280FE * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0012 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0014 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0018 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 206284FE * INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0020 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 206284FE INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0022 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 40600090 * INST:0x1 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 81102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 406288FE * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0026 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20628403 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:1 NEG:0) 0028 81104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 406288FE * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0030 81900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 00200090 * INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 202280FE * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0036 01904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40228803 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0042 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 602280FE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000100 INST:0 FETCH_TYPE:0 BUFFER_ID:1 0009 87961002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0010 00080000 ENDIAN:0 OFFSET:0 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] DCL CONST[0..3] DCL TEMP[0] 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: MOV OUT[1], IN[1] 5: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.AMDGPU.load.const(i32 0) %9 = call float @llvm.AMDGPU.mul(float %0, float %8) %10 = call float @llvm.AMDGPU.load.const(i32 1) %11 = call float @llvm.AMDGPU.mul(float %0, float %10) %12 = call float @llvm.AMDGPU.load.const(i32 2) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 3) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 4) %17 = call float @llvm.AMDIL.mad.(float %1, float %16, float %9) %18 = call float @llvm.AMDGPU.load.const(i32 5) %19 = call float @llvm.AMDIL.mad.(float %1, float %18, float %11) %20 = call float @llvm.AMDGPU.load.const(i32 6) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 7) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 8) %25 = call float @llvm.AMDIL.mad.(float %2, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 9) %27 = call float @llvm.AMDIL.mad.(float %2, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 10) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 11) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 12) %33 = call float @llvm.AMDIL.mad.(float %3, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 13) %35 = call float @llvm.AMDIL.mad.(float %3, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 14) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 15) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) call void @llvm.AMDGPU.store.output(float %33, i32 4) call void @llvm.AMDGPU.store.output(float %35, i32 5) call void @llvm.AMDGPU.store.output(float %37, i32 6) call void @llvm.AMDGPU.store.output(float %39, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T3_X = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Y, %C1_X, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Z, %C2_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Y, %C1_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C3_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Z, %C2_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Y, %C1_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Z, %C2_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_W, %C3_Y, %T3_Y, pred:%PRED_SEL_OFF %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T1_X = MOV %T3_X, 0, pred:%noreg %T3_X = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T3_Z, pred:%PRED_SEL_OFF %T1_Y = MOV %T3_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T3_X, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000004 ALU ADDR:8 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0440000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:18 0008 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0009 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 006280FE * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0012 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0014 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0018 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 206284FE * INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0020 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 206284FE INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0022 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 40600090 * INST:0x1 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 81102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 406288FE * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0026 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20628403 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:1 NEG:0) 0028 81104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 406288FE * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0030 81900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 00200090 * INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 202280FE * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0036 01904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40228803 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0042 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 602280FE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 87961002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0010 00080018 ENDIAN:0 OFFSET:24 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL IN[2], FOG, PERSPECTIVE DCL IN[3], GENERIC[0], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL CONST[1..3] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL DCL TEMP[2], LOCAL DCL TEMP[3], LOCAL IMM FLT32 { 1.0000, 0.0000, 0.0000, 0.0000} 0: TXP TEMP[0], IN[3].xyyw, SAMP[0], 2D 1: MUL TEMP[0], TEMP[0], IN[0] 2: ADD TEMP[1].xyz, TEMP[0].xyzz, IN[1].xyzz 3: MOV TEMP[0].w, TEMP[0].wwww 4: MAD_SAT TEMP[2].x, IN[2].xxxx, CONST[1].xxxx, CONST[1].yyyy 5: ADD TEMP[3].x, IMM[0].xxxx, -TEMP[2].xxxx 6: MUL TEMP[3].xyz, CONST[2].xyzz, TEMP[3].xxxx 7: MAD TEMP[0].xyz, TEMP[1].xyzz, TEMP[2].xxxx, TEMP[3].xyzz 8: MOV_SAT OUT[0], TEMP[0] 9: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.R600.load.input(i32 16) %9 = call float @llvm.R600.load.input(i32 17) %10 = call float @llvm.R600.load.input(i32 18) %11 = call float @llvm.R600.load.input(i32 19) %12 = call float @llvm.R600.load.input(i32 20) %13 = call float @llvm.R600.load.input(i32 21) %14 = call float @llvm.R600.load.input(i32 22) %15 = call float @llvm.R600.load.input(i32 23) %16 = call float @llvm.AMDGPU.div(float %12, float %15) %17 = call float @llvm.AMDGPU.div(float %13, float %15) %18 = call float @llvm.AMDGPU.div(float %13, float %15) %19 = insertelement <4 x float> undef, float %16, i32 0 %20 = insertelement <4 x float> %19, float %17, i32 1 %21 = insertelement <4 x float> %20, float %18, i32 2 %22 = insertelement <4 x float> %21, float 1.000000e+00, i32 3 %23 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %22, i32 0, i32 2) %24 = extractelement <4 x float> %23, i32 0 %25 = extractelement <4 x float> %23, i32 1 %26 = extractelement <4 x float> %23, i32 2 %27 = extractelement <4 x float> %23, i32 3 %28 = call float @llvm.AMDGPU.mul(float %24, float %0) %29 = call float @llvm.AMDGPU.mul(float %25, float %1) %30 = call float @llvm.AMDGPU.mul(float %26, float %2) %31 = call float @llvm.AMDGPU.mul(float %27, float %3) %32 = fadd float %28, %4 %33 = fadd float %29, %5 %34 = fadd float %30, %6 %35 = call float @llvm.AMDGPU.load.const(i32 4) %36 = call float @llvm.AMDGPU.load.const(i32 5) %37 = call float @llvm.AMDIL.mad.(float %8, float %35, float %36) %38 = call float @llvm.AMDIL.clamp.(float %37, float 0.000000e+00, float 1.000000e+00) %39 = fsub float -0.000000e+00, %38 %40 = fadd float 1.000000e+00, %39 %41 = call float @llvm.AMDGPU.load.const(i32 8) %42 = call float @llvm.AMDGPU.mul(float %41, float %40) %43 = call float @llvm.AMDGPU.load.const(i32 9) %44 = call float @llvm.AMDGPU.mul(float %43, float %40) %45 = call float @llvm.AMDGPU.load.const(i32 10) %46 = call float @llvm.AMDGPU.mul(float %45, float %40) %47 = call float @llvm.AMDIL.mad.(float %32, float %38, float %42) %48 = call float @llvm.AMDIL.mad.(float %33, float %38, float %44) %49 = call float @llvm.AMDIL.mad.(float %34, float %38, float %46) %50 = call float @llvm.AMDIL.clamp.(float %47, float 0.000000e+00, float 1.000000e+00) %51 = call float @llvm.AMDIL.clamp.(float %48, float 0.000000e+00, float 1.000000e+00) %52 = call float @llvm.AMDIL.clamp.(float %49, float 0.000000e+00, float 1.000000e+00) %53 = call float @llvm.AMDIL.clamp.(float %31, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %50, i32 8) call void @llvm.AMDGPU.store.output(float %51, i32 9) call void @llvm.AMDGPU.store.output(float %52, i32 10) call void @llvm.AMDGPU.store.output(float %53, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T5_W in %vreg0, %T5_Y in %vreg1, %T5_X in %vreg2, %T4_X in %vreg3, %T3_Z in %vreg4, %T3_Y in %vreg5, %T3_X in %vreg6, %T2_W in %vreg7, %T2_Z in %vreg8, %T2_Y in %vreg9, %T2_X in %vreg10 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T5_W %T5_Y %T5_X %T4_X %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T3_W = RECIP_IEEE_eg %T5_W, pred:%PRED_SEL_OFF %T6_X = MUL %T5_X, %T3_W, pred:%PRED_SEL_OFF, %T6_XYZW %T3_W = MUL %T5_Y, %T3_W, pred:%PRED_SEL_OFF %T6_Y = MOV %T3_W, 0, pred:%noreg, %T6_XYZW %T6_Z = MOV %T3_W, 0, pred:%noreg, %T6_XYZW %T3_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T6_W = MOV %T3_W, 0, pred:%noreg, %T6_XYZW %T5_XYZW = TEX_SAMPLE %T6_XYZW, 0, 2 %T4_Y = MULADD_eg %T4_X, %C1_X, %C1_Y, pred:%PRED_SEL_OFF %T4_X = MUL %T5_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MOV %T4_Y, 1, pred:%PRED_SEL_OFF %T4_Y = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T3_W = ADD %T4_Y, %T3_W, pred:%PRED_SEL_OFF %T3_X = ADD %T4_X, %T3_X, pred:%PRED_SEL_OFF %T4_X = MUL %T5_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %C2_X, %T3_W, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T3_X, %T2_X, %T2_Y, pred:%PRED_SEL_OFF %T3_X = ADD %T4_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %T5_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MUL %C2_Y, %T3_W, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T3_X, %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T3_X = ADD %T3_Y, %T3_Z, pred:%PRED_SEL_OFF %T3_Y = MUL %C2_Z, %T3_W, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_X, %T2_X, %T3_Y, pred:%PRED_SEL_OFF %T2_X = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T5_W, %T2_W, pred:%PRED_SEL_OFF, %T5_XYZW %T2_Y = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 134 dw -- 7 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0980000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:39 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 40946B90 INST:0xd7 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0047 60946B90 * INST:0xd7 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 00946B10 INST:0xd6 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 20946B10 INST:0xd6 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 40B46B90 INST:0xd7 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 60B46B90 * INST:0xd7 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 00B46B10 INST:0xd6 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20B46B10 INST:0xd6 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0073 60604310 * INST:0x86 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 001FE0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 801FE4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0077 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0085 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 0000002C TEX/VTX ADDR:88 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0088 00060210 INST:0x10 RESOURCE_ID:2 SRC(GPR:6 REL:0) 0089 F00D1005 DST(GPR:5 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0090 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0091 00000000 0004 4000002E ALU ADDR:92 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0500000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:21 0092 00004005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00880090 INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 80102004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 20828481 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:129 REL:0 CHAN:1 NEG:0) 0096 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 00006004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 018064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 60600010 INST:0x0 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 80804405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 00800090 * INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 819FC082 SRC0(SEL:130 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00806004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 00700010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:4 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 204284FE INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0112 01806482 SRC0(SEL:130 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 40400090 INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 81004805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 010060FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 01806882 SRC0(SEL:130 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 800040FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0121 404288FE * INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0122 000040FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0124 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 01804C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0129 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0133 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL CONST[0..8] DCL CONST[10..18] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[4], IN[0].xxxx, CONST[12] 13: MAD TEMP[4], IN[0].yyyy, CONST[13], TEMP[4] 14: MAD TEMP[4], IN[0].zzzz, CONST[14], TEMP[4] 15: MAD TEMP[4], IN[0].wwww, CONST[15], TEMP[4] 16: DP3 TEMP[5].x, TEMP[4], TEMP[4] 17: RSQ TEMP[5].x, TEMP[5] 18: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 19: SUB TEMP[5], CONST[10], TEMP[6] 20: DP3 TEMP[7].x, TEMP[5], TEMP[5] 21: RSQ TEMP[7].x, TEMP[7] 22: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 23: DP3 TEMP[1].x, TEMP[0], CONST[10] 24: DP3 TEMP[1].y, TEMP[0], TEMP[5] 25: LIT TEMP[8], TEMP[1] 26: ADD TEMP[2], CONST[16], TEMP[2] 27: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, CONST[17], TEMP[2] 28: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[18], TEMP[3] 29: ABS OUT[3].x, TEMP[4].zzzz 30: MOV OUT[3].yzw, IMM[0].xxxy 31: MOV OUT[4], IN[2] 32: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = call float @llvm.AMDGPU.load.const(i32 28) %81 = call float @llvm.AMDGPU.load.const(i32 32) %82 = call float @llvm.AMDGPU.load.const(i32 33) %83 = call float @llvm.AMDGPU.load.const(i32 34) %84 = call float @llvm.AMDGPU.load.const(i32 35) %85 = call float @llvm.AMDIL.clamp.(float %81, float 0.000000e+00, float 1.000000e+00) %86 = call float @llvm.AMDIL.clamp.(float %82, float 0.000000e+00, float 1.000000e+00) %87 = call float @llvm.AMDIL.clamp.(float %83, float 0.000000e+00, float 1.000000e+00) %88 = call float @llvm.AMDIL.clamp.(float %84, float 0.000000e+00, float 1.000000e+00) %89 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %90 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %91 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDGPU.load.const(i32 48) %94 = call float @llvm.AMDGPU.mul(float %0, float %93) %95 = call float @llvm.AMDGPU.load.const(i32 49) %96 = call float @llvm.AMDGPU.mul(float %0, float %95) %97 = call float @llvm.AMDGPU.load.const(i32 50) %98 = call float @llvm.AMDGPU.mul(float %0, float %97) %99 = call float @llvm.AMDGPU.load.const(i32 51) %100 = call float @llvm.AMDGPU.mul(float %0, float %99) %101 = call float @llvm.AMDGPU.load.const(i32 52) %102 = call float @llvm.AMDIL.mad.(float %1, float %101, float %94) %103 = call float @llvm.AMDGPU.load.const(i32 53) %104 = call float @llvm.AMDIL.mad.(float %1, float %103, float %96) %105 = call float @llvm.AMDGPU.load.const(i32 54) %106 = call float @llvm.AMDIL.mad.(float %1, float %105, float %98) %107 = call float @llvm.AMDGPU.load.const(i32 55) %108 = call float @llvm.AMDIL.mad.(float %1, float %107, float %100) %109 = call float @llvm.AMDGPU.load.const(i32 56) %110 = call float @llvm.AMDIL.mad.(float %2, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 57) %112 = call float @llvm.AMDIL.mad.(float %2, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 58) %114 = call float @llvm.AMDIL.mad.(float %2, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 59) %116 = call float @llvm.AMDIL.mad.(float %2, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 60) %118 = call float @llvm.AMDIL.mad.(float %3, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 61) %120 = call float @llvm.AMDIL.mad.(float %3, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 62) %122 = call float @llvm.AMDIL.mad.(float %3, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 63) %124 = call float @llvm.AMDIL.mad.(float %3, float %123, float %116) %125 = insertelement <4 x float> undef, float %118, i32 0 %126 = insertelement <4 x float> %125, float %120, i32 1 %127 = insertelement <4 x float> %126, float %122, i32 2 %128 = insertelement <4 x float> %127, float 0.000000e+00, i32 3 %129 = insertelement <4 x float> undef, float %118, i32 0 %130 = insertelement <4 x float> %129, float %120, i32 1 %131 = insertelement <4 x float> %130, float %122, i32 2 %132 = insertelement <4 x float> %131, float 0.000000e+00, i32 3 %133 = call float @llvm.AMDGPU.dp4(<4 x float> %128, <4 x float> %132) %134 = call float @llvm.AMDIL.fabs.(float %133) %135 = call float @llvm.AMDGPU.rsq(float %134) %136 = call float @llvm.AMDGPU.mul(float %118, float %135) %137 = call float @llvm.AMDGPU.mul(float %120, float %135) %138 = call float @llvm.AMDGPU.mul(float %122, float %135) %139 = call float @llvm.AMDGPU.mul(float %124, float %135) %140 = call float @llvm.AMDGPU.load.const(i32 40) %141 = fsub float %140, %136 %142 = call float @llvm.AMDGPU.load.const(i32 41) %143 = fsub float %142, %137 %144 = call float @llvm.AMDGPU.load.const(i32 42) %145 = fsub float %144, %138 %146 = call float @llvm.AMDGPU.load.const(i32 43) %147 = fsub float %146, %139 %148 = insertelement <4 x float> undef, float %141, i32 0 %149 = insertelement <4 x float> %148, float %143, i32 1 %150 = insertelement <4 x float> %149, float %145, i32 2 %151 = insertelement <4 x float> %150, float 0.000000e+00, i32 3 %152 = insertelement <4 x float> undef, float %141, i32 0 %153 = insertelement <4 x float> %152, float %143, i32 1 %154 = insertelement <4 x float> %153, float %145, i32 2 %155 = insertelement <4 x float> %154, float 0.000000e+00, i32 3 %156 = call float @llvm.AMDGPU.dp4(<4 x float> %151, <4 x float> %155) %157 = call float @llvm.AMDIL.fabs.(float %156) %158 = call float @llvm.AMDGPU.rsq(float %157) %159 = call float @llvm.AMDGPU.mul(float %141, float %158) %160 = call float @llvm.AMDGPU.mul(float %143, float %158) %161 = call float @llvm.AMDGPU.mul(float %145, float %158) %162 = call float @llvm.AMDGPU.mul(float %147, float %158) %163 = call float @llvm.AMDGPU.load.const(i32 40) %164 = call float @llvm.AMDGPU.load.const(i32 41) %165 = call float @llvm.AMDGPU.load.const(i32 42) %166 = insertelement <4 x float> undef, float %55, i32 0 %167 = insertelement <4 x float> %166, float %67, i32 1 %168 = insertelement <4 x float> %167, float %79, i32 2 %169 = insertelement <4 x float> %168, float 0.000000e+00, i32 3 %170 = insertelement <4 x float> undef, float %163, i32 0 %171 = insertelement <4 x float> %170, float %164, i32 1 %172 = insertelement <4 x float> %171, float %165, i32 2 %173 = insertelement <4 x float> %172, float 0.000000e+00, i32 3 %174 = call float @llvm.AMDGPU.dp4(<4 x float> %169, <4 x float> %173) %175 = insertelement <4 x float> undef, float %55, i32 0 %176 = insertelement <4 x float> %175, float %67, i32 1 %177 = insertelement <4 x float> %176, float %79, i32 2 %178 = insertelement <4 x float> %177, float 0.000000e+00, i32 3 %179 = insertelement <4 x float> undef, float %159, i32 0 %180 = insertelement <4 x float> %179, float %160, i32 1 %181 = insertelement <4 x float> %180, float %161, i32 2 %182 = insertelement <4 x float> %181, float 0.000000e+00, i32 3 %183 = call float @llvm.AMDGPU.dp4(<4 x float> %178, <4 x float> %182) %184 = call float @llvm.AMDIL.max.(float %174, float 0.000000e+00) %185 = call float @llvm.AMDIL.max.(float %183, float 0.000000e+00) %186 = call float @llvm.pow.f32(float %185, float %80) %187 = fcmp ult float %174, 0.000000e+00 %188 = select i1 %187, float 0.000000e+00, float %186 %189 = call float @llvm.AMDGPU.load.const(i32 64) %190 = fadd float %189, %81 %191 = call float @llvm.AMDGPU.load.const(i32 65) %192 = fadd float %191, %82 %193 = call float @llvm.AMDGPU.load.const(i32 66) %194 = fadd float %193, %83 %195 = call float @llvm.AMDGPU.load.const(i32 67) %196 = fadd float %195, %84 %197 = call float @llvm.AMDGPU.load.const(i32 68) %198 = call float @llvm.AMDIL.mad.(float %184, float %197, float %190) %199 = call float @llvm.AMDGPU.load.const(i32 69) %200 = call float @llvm.AMDIL.mad.(float %184, float %199, float %192) %201 = call float @llvm.AMDGPU.load.const(i32 70) %202 = call float @llvm.AMDIL.mad.(float %184, float %201, float %194) %203 = call float @llvm.AMDIL.clamp.(float %198, float 0.000000e+00, float 1.000000e+00) %204 = call float @llvm.AMDIL.clamp.(float %200, float 0.000000e+00, float 1.000000e+00) %205 = call float @llvm.AMDIL.clamp.(float %202, float 0.000000e+00, float 1.000000e+00) %206 = call float @llvm.AMDGPU.load.const(i32 72) %207 = call float @llvm.AMDIL.mad.(float %188, float %206, float 0.000000e+00) %208 = call float @llvm.AMDGPU.load.const(i32 73) %209 = call float @llvm.AMDIL.mad.(float %188, float %208, float 0.000000e+00) %210 = call float @llvm.AMDGPU.load.const(i32 74) %211 = call float @llvm.AMDIL.mad.(float %188, float %210, float 0.000000e+00) %212 = call float @llvm.AMDIL.clamp.(float %207, float 0.000000e+00, float 1.000000e+00) %213 = call float @llvm.AMDIL.clamp.(float %209, float 0.000000e+00, float 1.000000e+00) %214 = call float @llvm.AMDIL.clamp.(float %211, float 0.000000e+00, float 1.000000e+00) %215 = call float @llvm.AMDIL.fabs.(float %122) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %203, i32 8) call void @llvm.AMDGPU.store.output(float %204, i32 9) call void @llvm.AMDGPU.store.output(float %205, i32 10) call void @llvm.AMDGPU.store.output(float %88, i32 11) call void @llvm.AMDGPU.store.output(float %212, i32 12) call void @llvm.AMDGPU.store.output(float %213, i32 13) call void @llvm.AMDGPU.store.output(float %214, i32 14) call void @llvm.AMDGPU.store.output(float %92, i32 15) call void @llvm.AMDGPU.store.output(float %215, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6, %T1_W in %vreg7, %T1_Z in %vreg8, %T1_Y in %vreg9, %T1_X in %vreg10 Function Live Outs: %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_X = MOV %T2_X, 0, pred:%noreg, %T6_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T1_X, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T1_X, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T1_Z, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T7_X = MOV %T3_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T3_Y, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T3_Z, 0, pred:%noreg, %T7_XYZW %T7_W = MOV %T3_W, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T4_X, 0, pred:%noreg, %T7_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T7_Y, %T7_Z, %T7_W * %T2_X = DOT4_eg %T7_X, %T7_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T7_Y, 40; flags: * %T2_Z = DOT4_eg %T7_Z, %T7_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T7_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T4_Y, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 128, pred:%PRED_SEL_OFF %T3_X = ADD %C10_X, %T3_X, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T2_W = ADD %C10_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T8_X = MOV %T3_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T3_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T3_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T2_W, 0, pred:%noreg, %T8_XYZW %T2_X = ADD %C10_Z, %T2_X, pred:%PRED_SEL_OFF %T8_Z = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T7_X = MOV %C4_X, 0, pred:%noreg, %T7_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T8_X, %T8_Y, %T8_Z, %T8_W * %T4_X = DOT4_eg %T8_X, %T8_X, 40; flags: * %T4_Y = DOT4_eg %T8_Y, %T8_Y, 32; flags: * %T4_Z = DOT4_eg %T8_Z, %T8_Z, 40; flags: * %T4_W = DOT4_eg %T8_W, %T8_W, 8; flags: %T7_Y = MOV %C4_Y, 0, pred:%noreg, %T7_XYZW %T8_X = MOV %C5_X, 0, pred:%noreg, %T8_XYZW %T6_Y = MOV %T2_Y, 0, pred:%noreg, %T6_XYZW %T8_Y = MOV %C5_Y, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %C6_X, 0, pred:%noreg, %T9_XYZW %T7_Z = MOV %C4_Z, 0, pred:%noreg, %T7_XYZW %T6_Z = MOV %T2_Z, 0, pred:%noreg, %T6_XYZW %T2_Y = MOV %T4_Y, 256, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW %T8_Z = MOV %C5_Z, 0, pred:%noreg, %T8_XYZW %T9_Y = MOV %C6_Y, 0, pred:%noreg, %T9_XYZW %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T2_Z, pred:%PRED_SEL_OFF, %T3_XYZW, %T3_XYZW %T2_Y = MUL %T2_W, %T2_Z, pred:%PRED_SEL_OFF %T6_W = MOV %T4_Z, 0, pred:%noreg, %T6_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T6_X, %T7_X, %T6_Y, %T7_Y, %T6_Z, %T7_Z, %T6_W, %T7_W * %T7_X = DOT4_eg %T6_X, %T7_X, 32; flags: * %T7_Y = DOT4_eg %T6_Y, %T7_Y, 40; flags: * %T7_Z = DOT4_eg %T6_Z, %T7_Z, 40; flags: * %T7_W = DOT4_eg %T6_W, %T7_W, 8; flags: %T9_Z = MOV %C6_Z, 0, pred:%noreg, %T9_XYZW %T2_X = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T6_X, %T8_X, %T6_Y, %T8_Y, %T6_Z, %T8_Z, %T6_W, %T8_W * %T2_X = DOT4_eg %T6_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T6_Y, %T8_Y, 40; flags: * %T2_Z = DOT4_eg %T6_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T6_W, %T8_W, 0; flags: %T4_Y = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T8_X = MOV %C10_X, 0, pred:%noreg, %T8_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T6_X, %T9_X, %T6_Y, %T9_Y, %T6_Z, %T9_Z, %T6_W, %T9_W * %T2_X = DOT4_eg %T6_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T6_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T6_Z, %T9_Z, 32; flags: * %T2_W = DOT4_eg %T6_W, %T9_W, 8; flags: %T4_W = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T7_Y = MOV %T2_W, 0, pred:%noreg, %T7_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T2_Y = MULADD_eg %T1_Y, %C1_X, %T4_Y, pred:%PRED_SEL_OFF %T8_Y = MOV %C10_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %C10_Z, 0, pred:%noreg, %T8_XYZW %T2_W = MULADD_eg %T1_Y, %C1_Y, %T4_W, pred:%PRED_SEL_OFF %T7_Z = MOV %T2_Z, 0, pred:%noreg, %T7_XYZW %T3_Z = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T2_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_X, %T2_X, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T4_Y = MULADD_eg %T1_Z, %C2_Y, %T2_W, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T1_Y, %C1_Z, %T2_Z, pred:%PRED_SEL_OFF %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T3_X, %T7_Y, %T3_Y, %T7_Z, %T3_Z, %T7_W, %T3_W * %T2_X = DOT4_eg %T7_X, %T3_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T3_Y, 32; flags: * %T2_Z = DOT4_eg %T7_Z, %T3_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T3_W, 8; flags: %T2_W = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T2_X = DOT4_eg %T7_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T8_Y, 32; flags: * %T2_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T3_X = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_W, %C3_Y, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Z, %C2_Z, %T4_W, pred:%PRED_SEL_OFF %T1_X = MOV %T2_X, 0, pred:%noreg %T3_X = MULADD_eg %T1_Z, %C2_W, %T3_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T3_Y, pred:%PRED_SEL_OFF %T2_X = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T2_W = LOG_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T2_Z, %C17_X, %T2_X, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T1_W, %C3_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %C17_Y, %T3_X, pred:%PRED_SEL_OFF %T2_W = MUL %C7_X, %T2_W, pred:%PRED_SEL_OFF %T3_Y = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %C17_Z, %T3_Y, pred:%PRED_SEL_OFF %T2_W = EXP_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T2_W, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 302 dw -- 10 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 80000007 ALU ADDR:14 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 80118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 8011A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 0011C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0030 80918001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 8091A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0034 01118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 8091C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0038 0111A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0040 8011EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0042 0111C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0044 8091EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0046 0111EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 0000E007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 0080E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 0100E807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0073 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 801FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 019FC48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 001FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0109 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00010008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 00810408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 20E00C90 * INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0125 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 20400C91 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0135 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 001FEC02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 0000E006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 00E05F10 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 0080E406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 0100E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 0180ECFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:7 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 60E05F00 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 01004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0161 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00010006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00810406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 01010806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 60405F10 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0171 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 0000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0175 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00012006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 00812406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 01012806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 40405F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0185 60800090 * INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0189 20600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 20428404 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0192 8000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 0000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 00902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 60428C04 INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0198 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0199 40E00C90 * INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 00428402 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0202 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0205 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 004A80FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0208 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 208A8C02 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0210 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 01900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 00200090 INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 60868802 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:2 NEG:0) 0216 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0217 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00006007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00806407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 01006807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 81806CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 01810C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 60400190 * INST:0x3 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 01902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 00628001 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:0 NEG:0) 0240 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 20228404 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0242 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 01104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20628C04 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0248 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0249 006680FE * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0250 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 402284FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0252 80110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 00400010 * INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A05C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:24 0254 00122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00468002 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0256 01906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 60228003 INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0258 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60404190 * INST:0x83 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 80910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 00600010 * INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 00922802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0264 81804087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20600010 * INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 01122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 404284FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0272 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 60404090 * INST:0x81 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0275 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0276 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0280 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0281 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0282 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0283 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0284 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0287 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0289 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 01124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 60628804 INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0292 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0294 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0295 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0297 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0299 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 16 dw -- 4 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800800 TEX/VTX INST:0x2 COUNT:3 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 8C151002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0010 0008000C ENDIAN:0 OFFSET:12 0011 00000000 0012 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0013 87961003 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:3 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0014 00080018 ENDIAN:0 OFFSET:24 0015 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL IN[2], FOG, PERSPECTIVE DCL IN[3], GENERIC[0], PERSPECTIVE DCL IN[4], GENERIC[1], PERSPECTIVE DCL IN[5], GENERIC[2], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL SAMP[1] DCL SAMP[2] DCL CONST[3..5] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL DCL TEMP[2], LOCAL DCL TEMP[3], LOCAL IMM FLT32 { 2.0000, 1.0000, 4.0000, 0.0000} 0: TXP TEMP[0], IN[4].xyyw, SAMP[1], 2D 1: TXP TEMP[1], IN[5].xyyw, SAMP[0], 2D 2: TXP TEMP[2], IN[3].xyyw, SAMP[2], 2D 3: MUL TEMP[2], TEMP[2], IN[0] 4: MUL TEMP[3].xyz, TEMP[2], TEMP[0] 5: MOV TEMP[3].xyz, TEMP[3].xyzx 6: MUL TEMP[0].x, TEMP[0].wwww, TEMP[2].wwww 7: MOV TEMP[3].w, TEMP[0].xxxx 8: MUL_SAT TEMP[0], TEMP[3], IMM[0].xxxy 9: MUL TEMP[0].xyz, TEMP[0], TEMP[1] 10: MOV TEMP[0].xyz, TEMP[0].xyzx 11: MUL_SAT TEMP[2], TEMP[3], IMM[0].xxxy 12: MUL TEMP[1].x, TEMP[1].wwww, TEMP[2].wwww 13: MOV TEMP[0].w, TEMP[1].xxxx 14: MUL_SAT TEMP[0], TEMP[0], IMM[0].zzzy 15: ADD TEMP[1].xyz, TEMP[0].xyzz, IN[1].xyzz 16: MOV TEMP[0].w, TEMP[0].wwww 17: MAD_SAT TEMP[2].x, IN[2].xxxx, CONST[3].xxxx, CONST[3].yyyy 18: ADD TEMP[3].x, IMM[0].yyyy, -TEMP[2].xxxx 19: MUL TEMP[3].xyz, CONST[4].xyzz, TEMP[3].xxxx 20: MAD TEMP[0].xyz, TEMP[1].xyzz, TEMP[2].xxxx, TEMP[3].xyzz 21: MOV_SAT OUT[0], TEMP[0] 22: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.R600.load.input(i32 16) %9 = call float @llvm.R600.load.input(i32 17) %10 = call float @llvm.R600.load.input(i32 18) %11 = call float @llvm.R600.load.input(i32 19) %12 = call float @llvm.R600.load.input(i32 20) %13 = call float @llvm.R600.load.input(i32 21) %14 = call float @llvm.R600.load.input(i32 22) %15 = call float @llvm.R600.load.input(i32 23) %16 = call float @llvm.R600.load.input(i32 24) %17 = call float @llvm.R600.load.input(i32 25) %18 = call float @llvm.R600.load.input(i32 26) %19 = call float @llvm.R600.load.input(i32 27) %20 = call float @llvm.R600.load.input(i32 28) %21 = call float @llvm.R600.load.input(i32 29) %22 = call float @llvm.R600.load.input(i32 30) %23 = call float @llvm.R600.load.input(i32 31) %24 = call float @llvm.AMDGPU.div(float %16, float %19) %25 = call float @llvm.AMDGPU.div(float %17, float %19) %26 = call float @llvm.AMDGPU.div(float %17, float %19) %27 = insertelement <4 x float> undef, float %24, i32 0 %28 = insertelement <4 x float> %27, float %25, i32 1 %29 = insertelement <4 x float> %28, float %26, i32 2 %30 = insertelement <4 x float> %29, float 1.000000e+00, i32 3 %31 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %30, i32 1, i32 2) %32 = extractelement <4 x float> %31, i32 0 %33 = extractelement <4 x float> %31, i32 1 %34 = extractelement <4 x float> %31, i32 2 %35 = extractelement <4 x float> %31, i32 3 %36 = call float @llvm.AMDGPU.div(float %20, float %23) %37 = call float @llvm.AMDGPU.div(float %21, float %23) %38 = call float @llvm.AMDGPU.div(float %21, float %23) %39 = insertelement <4 x float> undef, float %36, i32 0 %40 = insertelement <4 x float> %39, float %37, i32 1 %41 = insertelement <4 x float> %40, float %38, i32 2 %42 = insertelement <4 x float> %41, float 1.000000e+00, i32 3 %43 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %42, i32 0, i32 2) %44 = extractelement <4 x float> %43, i32 0 %45 = extractelement <4 x float> %43, i32 1 %46 = extractelement <4 x float> %43, i32 2 %47 = extractelement <4 x float> %43, i32 3 %48 = call float @llvm.AMDGPU.div(float %12, float %15) %49 = call float @llvm.AMDGPU.div(float %13, float %15) %50 = call float @llvm.AMDGPU.div(float %13, float %15) %51 = insertelement <4 x float> undef, float %48, i32 0 %52 = insertelement <4 x float> %51, float %49, i32 1 %53 = insertelement <4 x float> %52, float %50, i32 2 %54 = insertelement <4 x float> %53, float 1.000000e+00, i32 3 %55 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %54, i32 2, i32 2) %56 = extractelement <4 x float> %55, i32 0 %57 = extractelement <4 x float> %55, i32 1 %58 = extractelement <4 x float> %55, i32 2 %59 = extractelement <4 x float> %55, i32 3 %60 = call float @llvm.AMDGPU.mul(float %56, float %0) %61 = call float @llvm.AMDGPU.mul(float %57, float %1) %62 = call float @llvm.AMDGPU.mul(float %58, float %2) %63 = call float @llvm.AMDGPU.mul(float %59, float %3) %64 = call float @llvm.AMDGPU.mul(float %60, float %32) %65 = call float @llvm.AMDGPU.mul(float %61, float %33) %66 = call float @llvm.AMDGPU.mul(float %62, float %34) %67 = call float @llvm.AMDGPU.mul(float %35, float %63) %68 = call float @llvm.AMDGPU.mul(float %64, float 2.000000e+00) %69 = call float @llvm.AMDGPU.mul(float %65, float 2.000000e+00) %70 = call float @llvm.AMDGPU.mul(float %66, float 2.000000e+00) %71 = call float @llvm.AMDGPU.mul(float %67, float 1.000000e+00) %72 = call float @llvm.AMDIL.clamp.(float %68, float 0.000000e+00, float 1.000000e+00) %73 = call float @llvm.AMDIL.clamp.(float %69, float 0.000000e+00, float 1.000000e+00) %74 = call float @llvm.AMDIL.clamp.(float %70, float 0.000000e+00, float 1.000000e+00) %75 = call float @llvm.AMDIL.clamp.(float %71, float 0.000000e+00, float 1.000000e+00) %76 = call float @llvm.AMDGPU.mul(float %72, float %44) %77 = call float @llvm.AMDGPU.mul(float %73, float %45) %78 = call float @llvm.AMDGPU.mul(float %74, float %46) %79 = call float @llvm.AMDGPU.mul(float %64, float 2.000000e+00) %80 = call float @llvm.AMDGPU.mul(float %65, float 2.000000e+00) %81 = call float @llvm.AMDGPU.mul(float %66, float 2.000000e+00) %82 = call float @llvm.AMDGPU.mul(float %67, float 1.000000e+00) %83 = call float @llvm.AMDIL.clamp.(float %79, float 0.000000e+00, float 1.000000e+00) %84 = call float @llvm.AMDIL.clamp.(float %80, float 0.000000e+00, float 1.000000e+00) %85 = call float @llvm.AMDIL.clamp.(float %81, float 0.000000e+00, float 1.000000e+00) %86 = call float @llvm.AMDIL.clamp.(float %82, float 0.000000e+00, float 1.000000e+00) %87 = call float @llvm.AMDGPU.mul(float %47, float %86) %88 = call float @llvm.AMDGPU.mul(float %76, float 4.000000e+00) %89 = call float @llvm.AMDGPU.mul(float %77, float 4.000000e+00) %90 = call float @llvm.AMDGPU.mul(float %78, float 4.000000e+00) %91 = call float @llvm.AMDGPU.mul(float %87, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float %88, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDIL.clamp.(float %89, float 0.000000e+00, float 1.000000e+00) %94 = call float @llvm.AMDIL.clamp.(float %90, float 0.000000e+00, float 1.000000e+00) %95 = call float @llvm.AMDIL.clamp.(float %91, float 0.000000e+00, float 1.000000e+00) %96 = fadd float %92, %4 %97 = fadd float %93, %5 %98 = fadd float %94, %6 %99 = call float @llvm.AMDGPU.load.const(i32 12) %100 = call float @llvm.AMDGPU.load.const(i32 13) %101 = call float @llvm.AMDIL.mad.(float %8, float %99, float %100) %102 = call float @llvm.AMDIL.clamp.(float %101, float 0.000000e+00, float 1.000000e+00) %103 = fsub float -0.000000e+00, %102 %104 = fadd float 1.000000e+00, %103 %105 = call float @llvm.AMDGPU.load.const(i32 16) %106 = call float @llvm.AMDGPU.mul(float %105, float %104) %107 = call float @llvm.AMDGPU.load.const(i32 17) %108 = call float @llvm.AMDGPU.mul(float %107, float %104) %109 = call float @llvm.AMDGPU.load.const(i32 18) %110 = call float @llvm.AMDGPU.mul(float %109, float %104) %111 = call float @llvm.AMDIL.mad.(float %96, float %102, float %106) %112 = call float @llvm.AMDIL.mad.(float %97, float %102, float %108) %113 = call float @llvm.AMDIL.mad.(float %98, float %102, float %110) %114 = call float @llvm.AMDIL.clamp.(float %111, float 0.000000e+00, float 1.000000e+00) %115 = call float @llvm.AMDIL.clamp.(float %112, float 0.000000e+00, float 1.000000e+00) %116 = call float @llvm.AMDIL.clamp.(float %113, float 0.000000e+00, float 1.000000e+00) %117 = call float @llvm.AMDIL.clamp.(float %95, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %114, i32 8) call void @llvm.AMDGPU.store.output(float %115, i32 9) call void @llvm.AMDGPU.store.output(float %116, i32 10) call void @llvm.AMDGPU.store.output(float %117, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T7_W in %vreg0, %T7_Y in %vreg1, %T7_X in %vreg2, %T6_W in %vreg3, %T6_Y in %vreg4, %T6_X in %vreg5, %T5_W in %vreg6, %T5_Y in %vreg7, %T5_X in %vreg8, %T4_X in %vreg9, %T3_Z in %vreg10, %T3_Y in %vreg11, %T3_X in %vreg12, %T2_W in %vreg13, %T2_Z in %vreg14, %T2_Y in %vreg15, %T2_X in %vreg16 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T7_W %T7_Y %T7_X %T6_W %T6_Y %T6_X %T5_W %T5_Y %T5_X %T4_X %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T4_Y = RECIP_IEEE_eg %T5_W, pred:%PRED_SEL_OFF %T3_W = RECIP_IEEE_eg %T6_W, pred:%PRED_SEL_OFF %T9_X = MUL %T5_X, %T4_Y, pred:%PRED_SEL_OFF, %T9_XYZW %T8_X = MUL %T6_X, %T3_W, pred:%PRED_SEL_OFF, %T8_XYZW %T4_Y = MUL %T5_Y, %T4_Y, pred:%PRED_SEL_OFF %T3_W = MUL %T6_Y, %T3_W, pred:%PRED_SEL_OFF %T9_Y = MOV %T4_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T4_Y, 0, pred:%noreg, %T9_XYZW %T4_Y = RECIP_IEEE_eg %T7_W, pred:%PRED_SEL_OFF %T8_Y = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T5_X = MUL %T7_X, %T4_Y, pred:%PRED_SEL_OFF, %T5_XYZW %T8_Z = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T3_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T9_W = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T8_W = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T4_Y = MUL %T7_Y, %T4_Y, pred:%PRED_SEL_OFF %T5_Y = MOV %T4_Y, 0, pred:%noreg, %T5_XYZW %T6_XYZW = TEX_SAMPLE %T9_XYZW, 2, 2 %T2_X = MUL %T6_X, %T2_X, pred:%PRED_SEL_OFF %T5_Z = MOV %T4_Y, 0, pred:%noreg, %T5_XYZW %T2_Y = MUL %T6_Y, %T2_Y, pred:%PRED_SEL_OFF %T5_W = MOV %T3_W, 0, pred:%noreg, %T5_XYZW %T7_XYZW = TEX_SAMPLE %T8_XYZW, 1, 2 %T2_X = MUL %T2_X, %T7_X, pred:%PRED_SEL_OFF %T2_Y = MUL %T2_Y, %T7_Y, pred:%PRED_SEL_OFF %T2_Z = MUL %T6_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MUL %T2_Z, %T7_Z, pred:%PRED_SEL_OFF %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 2.000000e+00 %T4_Y = MUL %T2_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MUL %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_X = MUL %T2_Z, %T4_Z, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T4_X, %C3_X, %C3_Y, pred:%PRED_SEL_OFF %T8_X = MOV %T4_Y, 1, pred:%PRED_SEL_OFF %T4_XYZW = TEX_SAMPLE %T5_XYZW, 0, 2 %T5_X = MUL %T8_X, %T4_X, pred:%PRED_SEL_OFF %T5_Y = MUL %T6_W, %T2_W, pred:%PRED_SEL_OFF, %T6_XYZW %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T2_Y, %T4_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T7_W, %T5_Y, pred:%PRED_SEL_OFF, %T7_XYZW %T2_Y = MUL %T2_Y, %T3_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T5_Y = MUL %T2_X, %T4_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %T3_W, pred:%PRED_SEL_OFF %T5_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 4.000000e+00 %T6_X = MUL %T5_X, %T5_W, pred:%PRED_SEL_OFF %T5_Z = MUL %T2_W, %T5_W, pred:%PRED_SEL_OFF %T5_X = MUL %T5_Y, %T5_W, pred:%PRED_SEL_OFF %T2_W = MOV %T6_X, 1, pred:%PRED_SEL_OFF %T2_W = ADD %T2_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = MUL %C4_X, %T2_Z, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_W, %T2_X, %T3_X, pred:%PRED_SEL_OFF %T3_X = MOV %T5_Z, 1, pred:%PRED_SEL_OFF %T3_X = ADD %T3_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C4_Y, %T2_Z, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_X, %T2_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MOV %T5_X, 1, pred:%PRED_SEL_OFF %T3_Z = ADD %T3_Y, %T3_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Y = MUL %T4_W, %T2_Y, pred:%PRED_SEL_OFF, %T4_XYZW %T3_Y = MUL %T2_Y, %T3_W, pred:%PRED_SEL_OFF %T2_Y = MUL %C4_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T3_Z, %T2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T3_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 264 dw -- 10 gprs --------------------- E 0000 00000008 ALU ADDR:16 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A1000000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:65 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0047 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 40946B90 INST:0xd7 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 60946B90 * INST:0xd7 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 00946B10 INST:0xd6 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 20946B10 INST:0xd6 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40B46B90 INST:0xd7 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 60B46B90 * INST:0xd7 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 00B46B10 INST:0xd6 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 20B46B10 INST:0xd6 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 40D46B90 INST:0xd7 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 80388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 60D46B90 * INST:0xd7 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 00D46B10 INST:0xd6 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 20D46B10 INST:0xd6 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 80388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 0038A400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0097 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 0038A000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 0038A400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 40F46B90 INST:0xd7 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 8038A000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 60F46B90 * INST:0xd7 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 0038A400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 00F46B10 INST:0xd6 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 0038A000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 20F46B10 INST:0xd6 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 0038A400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 0038A000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 80000C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 20804310 * INST:0x86 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 001FE005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 01200090 INST:0x1 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 80000C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0117 60604310 * INST:0x86 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 001FE006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 01000090 INST:0x1 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00808405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 20880090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 801FE406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0123 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 80000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0129 20804310 * INST:0x86 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 001FE007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 00A00090 INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0137 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00808407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0143 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0145 20A00C90 * INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 0000004A TEX/VTX ADDR:148 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0148 00090410 INST:0x10 RESOURCE_ID:4 SRC(GPR:9 REL:0) 0149 F00D1006 DST(GPR:6 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0150 68810000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:2 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0151 00000000 0004 0000004C ALU ADDR:152 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0152 00004006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 00804406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 20480090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0159 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 00000050 TEX/VTX ADDR:160 0007 80400000 TEX/VTX INST:0x1 COUNT:1 0160 00080310 INST:0x10 RESOURCE_ID:3 SRC(GPR:8 REL:0) 0161 F00D1007 DST(GPR:7 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0162 68808000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:1 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0163 00000000 0008 40000052 ALU ADDR:164 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0009 A0280000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:11 0164 0000E002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 0080E402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 81004806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0169 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 0100E8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 40400090 INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 800000FD SRC0(SEL:253 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 40000000 2.000000 (1073741824) 0176 001FE8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 20880090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 00106004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 40428483 INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:131 REL:0 CHAN:1 NEG:0) 0182 801FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0183 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0185 81000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 0000005E TEX/VTX ADDR:188 0011 80400000 TEX/VTX INST:0x1 COUNT:1 0188 00050210 INST:0x10 RESOURCE_ID:2 SRC(GPR:5 REL:0) 0189 F00D1004 DST(GPR:4 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0190 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0191 00000000 0012 40000060 ALU ADDR:192 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0013 A08C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:36 0192 00008008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 00A00090 INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 01804C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 20A00090 INST:0x1 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0197 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 009FCC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 808080FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0201 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 818064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0205 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0209 20A00090 * INST:0x1 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 018068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 40400010 INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 800000FD SRC0(SEL:253 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0215 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 40800000 4.000000 (1082130432) 0218 019FC005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 019FCC02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 40A00090 INST:0x1 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 819FC405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0223 00A00090 * INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0225 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 01004084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 80006CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0229 60400010 * INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00000805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 80004CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0233 604280FE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0234 008060FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 81004484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 000040FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0240 80000005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0241 A0600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0243 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 810064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0245 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 809FCC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0247 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 018064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 81004884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0253 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 00004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 404280FF INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0258 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0263 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0015 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL IN[3] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL OUT[6], GENERIC[2] DCL CONST[0..10] DCL CONST[12..36] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], IN[2] 9: MAD TEMP[2].xyz, CONST[8], CONST[10], CONST[9] 10: MOV TEMP[3], IMM[0].xxxy 11: MOV_SAT OUT[1], TEMP[2] 12: MOV_SAT OUT[2], TEMP[3] 13: MUL TEMP[4], IN[0].xxxx, CONST[14] 14: MAD TEMP[4], IN[0].yyyy, CONST[15], TEMP[4] 15: MAD TEMP[4], IN[0].zzzz, CONST[16], TEMP[4] 16: MAD TEMP[4], IN[0].wwww, CONST[17], TEMP[4] 17: DP3 TEMP[5].x, TEMP[4], TEMP[4] 18: RSQ TEMP[5].x, TEMP[5] 19: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 20: SUB TEMP[5], CONST[12], TEMP[6] 21: DP3 TEMP[7].x, TEMP[5], TEMP[5] 22: RSQ TEMP[7].x, TEMP[7] 23: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 24: DP3 TEMP[1].x, TEMP[0], CONST[12] 25: DP3 TEMP[1].y, TEMP[0], TEMP[5] 26: MUL TEMP[7], CONST[19], IN[2] 27: LIT TEMP[8], TEMP[1] 28: ADD TEMP[2], CONST[18], TEMP[2] 29: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, TEMP[7], TEMP[2] 30: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[20], TEMP[3] 31: ABS OUT[3].x, TEMP[4].zzzz 32: MOV OUT[3].yzw, IMM[0].xxxy 33: MOV OUT[4], IN[3] 34: DP4 TEMP[8].x, TEMP[4], CONST[21] 35: DP4 TEMP[8].y, TEMP[4], CONST[22] 36: DP4 TEMP[8].z, TEMP[4], CONST[23] 37: DP4 TEMP[8].w, TEMP[4], CONST[24] 38: MUL TEMP[1], TEMP[8].xxxx, CONST[25] 39: MAD TEMP[1], TEMP[8].yyyy, CONST[26], TEMP[1] 40: MAD TEMP[1], TEMP[8].zzzz, CONST[27], TEMP[1] 41: MAD OUT[5], TEMP[8].wwww, CONST[28], TEMP[1] 42: DP4 TEMP[8].x, TEMP[4], CONST[29] 43: DP4 TEMP[8].y, TEMP[4], CONST[30] 44: DP4 TEMP[8].z, TEMP[4], CONST[31] 45: DP4 TEMP[8].w, TEMP[4], CONST[32] 46: MUL TEMP[1], TEMP[8].xxxx, CONST[33] 47: MAD TEMP[1], TEMP[8].yyyy, CONST[34], TEMP[1] 48: MAD TEMP[1], TEMP[8].zzzz, CONST[35], TEMP[1] 49: MAD OUT[6], TEMP[8].wwww, CONST[36], TEMP[1] 50: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.R600.load.input(i32 16) %13 = call float @llvm.R600.load.input(i32 17) %14 = call float @llvm.R600.load.input(i32 18) %15 = call float @llvm.R600.load.input(i32 19) %16 = call float @llvm.AMDGPU.load.const(i32 0) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 1) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 2) %21 = call float @llvm.AMDGPU.mul(float %0, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 3) %23 = call float @llvm.AMDGPU.mul(float %0, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 4) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 5) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 6) %29 = call float @llvm.AMDIL.mad.(float %1, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 7) %31 = call float @llvm.AMDIL.mad.(float %1, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 8) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 9) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 10) %37 = call float @llvm.AMDIL.mad.(float %2, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 11) %39 = call float @llvm.AMDIL.mad.(float %2, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 12) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 13) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 14) %45 = call float @llvm.AMDIL.mad.(float %3, float %44, float %37) %46 = call float @llvm.AMDGPU.load.const(i32 15) %47 = call float @llvm.AMDIL.mad.(float %3, float %46, float %39) %48 = call float @llvm.AMDGPU.load.const(i32 16) %49 = call float @llvm.AMDGPU.load.const(i32 17) %50 = call float @llvm.AMDGPU.load.const(i32 18) %51 = insertelement <4 x float> undef, float %4, i32 0 %52 = insertelement <4 x float> %51, float %5, i32 1 %53 = insertelement <4 x float> %52, float %6, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = insertelement <4 x float> undef, float %48, i32 0 %56 = insertelement <4 x float> %55, float %49, i32 1 %57 = insertelement <4 x float> %56, float %50, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = call float @llvm.AMDGPU.dp4(<4 x float> %54, <4 x float> %58) %60 = call float @llvm.AMDGPU.load.const(i32 20) %61 = call float @llvm.AMDGPU.load.const(i32 21) %62 = call float @llvm.AMDGPU.load.const(i32 22) %63 = insertelement <4 x float> undef, float %4, i32 0 %64 = insertelement <4 x float> %63, float %5, i32 1 %65 = insertelement <4 x float> %64, float %6, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = insertelement <4 x float> undef, float %60, i32 0 %68 = insertelement <4 x float> %67, float %61, i32 1 %69 = insertelement <4 x float> %68, float %62, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = call float @llvm.AMDGPU.dp4(<4 x float> %66, <4 x float> %70) %72 = call float @llvm.AMDGPU.load.const(i32 24) %73 = call float @llvm.AMDGPU.load.const(i32 25) %74 = call float @llvm.AMDGPU.load.const(i32 26) %75 = insertelement <4 x float> undef, float %4, i32 0 %76 = insertelement <4 x float> %75, float %5, i32 1 %77 = insertelement <4 x float> %76, float %6, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = insertelement <4 x float> undef, float %72, i32 0 %80 = insertelement <4 x float> %79, float %73, i32 1 %81 = insertelement <4 x float> %80, float %74, i32 2 %82 = insertelement <4 x float> %81, float 0.000000e+00, i32 3 %83 = call float @llvm.AMDGPU.dp4(<4 x float> %78, <4 x float> %82) %84 = call float @llvm.AMDGPU.load.const(i32 28) %85 = call float @llvm.AMDGPU.load.const(i32 32) %86 = call float @llvm.AMDGPU.load.const(i32 40) %87 = call float @llvm.AMDGPU.load.const(i32 36) %88 = call float @llvm.AMDIL.mad.(float %85, float %86, float %87) %89 = call float @llvm.AMDGPU.load.const(i32 33) %90 = call float @llvm.AMDGPU.load.const(i32 41) %91 = call float @llvm.AMDGPU.load.const(i32 37) %92 = call float @llvm.AMDIL.mad.(float %89, float %90, float %91) %93 = call float @llvm.AMDGPU.load.const(i32 34) %94 = call float @llvm.AMDGPU.load.const(i32 42) %95 = call float @llvm.AMDGPU.load.const(i32 38) %96 = call float @llvm.AMDIL.mad.(float %93, float %94, float %95) %97 = call float @llvm.AMDIL.clamp.(float %88, float 0.000000e+00, float 1.000000e+00) %98 = call float @llvm.AMDIL.clamp.(float %92, float 0.000000e+00, float 1.000000e+00) %99 = call float @llvm.AMDIL.clamp.(float %96, float 0.000000e+00, float 1.000000e+00) %100 = call float @llvm.AMDIL.clamp.(float %11, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %102 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDGPU.load.const(i32 56) %106 = call float @llvm.AMDGPU.mul(float %0, float %105) %107 = call float @llvm.AMDGPU.load.const(i32 57) %108 = call float @llvm.AMDGPU.mul(float %0, float %107) %109 = call float @llvm.AMDGPU.load.const(i32 58) %110 = call float @llvm.AMDGPU.mul(float %0, float %109) %111 = call float @llvm.AMDGPU.load.const(i32 59) %112 = call float @llvm.AMDGPU.mul(float %0, float %111) %113 = call float @llvm.AMDGPU.load.const(i32 60) %114 = call float @llvm.AMDIL.mad.(float %1, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 61) %116 = call float @llvm.AMDIL.mad.(float %1, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 62) %118 = call float @llvm.AMDIL.mad.(float %1, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 63) %120 = call float @llvm.AMDIL.mad.(float %1, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 64) %122 = call float @llvm.AMDIL.mad.(float %2, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 65) %124 = call float @llvm.AMDIL.mad.(float %2, float %123, float %116) %125 = call float @llvm.AMDGPU.load.const(i32 66) %126 = call float @llvm.AMDIL.mad.(float %2, float %125, float %118) %127 = call float @llvm.AMDGPU.load.const(i32 67) %128 = call float @llvm.AMDIL.mad.(float %2, float %127, float %120) %129 = call float @llvm.AMDGPU.load.const(i32 68) %130 = call float @llvm.AMDIL.mad.(float %3, float %129, float %122) %131 = call float @llvm.AMDGPU.load.const(i32 69) %132 = call float @llvm.AMDIL.mad.(float %3, float %131, float %124) %133 = call float @llvm.AMDGPU.load.const(i32 70) %134 = call float @llvm.AMDIL.mad.(float %3, float %133, float %126) %135 = call float @llvm.AMDGPU.load.const(i32 71) %136 = call float @llvm.AMDIL.mad.(float %3, float %135, float %128) %137 = insertelement <4 x float> undef, float %130, i32 0 %138 = insertelement <4 x float> %137, float %132, i32 1 %139 = insertelement <4 x float> %138, float %134, i32 2 %140 = insertelement <4 x float> %139, float 0.000000e+00, i32 3 %141 = insertelement <4 x float> undef, float %130, i32 0 %142 = insertelement <4 x float> %141, float %132, i32 1 %143 = insertelement <4 x float> %142, float %134, i32 2 %144 = insertelement <4 x float> %143, float 0.000000e+00, i32 3 %145 = call float @llvm.AMDGPU.dp4(<4 x float> %140, <4 x float> %144) %146 = call float @llvm.AMDIL.fabs.(float %145) %147 = call float @llvm.AMDGPU.rsq(float %146) %148 = call float @llvm.AMDGPU.mul(float %130, float %147) %149 = call float @llvm.AMDGPU.mul(float %132, float %147) %150 = call float @llvm.AMDGPU.mul(float %134, float %147) %151 = call float @llvm.AMDGPU.mul(float %136, float %147) %152 = call float @llvm.AMDGPU.load.const(i32 48) %153 = fsub float %152, %148 %154 = call float @llvm.AMDGPU.load.const(i32 49) %155 = fsub float %154, %149 %156 = call float @llvm.AMDGPU.load.const(i32 50) %157 = fsub float %156, %150 %158 = call float @llvm.AMDGPU.load.const(i32 51) %159 = fsub float %158, %151 %160 = insertelement <4 x float> undef, float %153, i32 0 %161 = insertelement <4 x float> %160, float %155, i32 1 %162 = insertelement <4 x float> %161, float %157, i32 2 %163 = insertelement <4 x float> %162, float 0.000000e+00, i32 3 %164 = insertelement <4 x float> undef, float %153, i32 0 %165 = insertelement <4 x float> %164, float %155, i32 1 %166 = insertelement <4 x float> %165, float %157, i32 2 %167 = insertelement <4 x float> %166, float 0.000000e+00, i32 3 %168 = call float @llvm.AMDGPU.dp4(<4 x float> %163, <4 x float> %167) %169 = call float @llvm.AMDIL.fabs.(float %168) %170 = call float @llvm.AMDGPU.rsq(float %169) %171 = call float @llvm.AMDGPU.mul(float %153, float %170) %172 = call float @llvm.AMDGPU.mul(float %155, float %170) %173 = call float @llvm.AMDGPU.mul(float %157, float %170) %174 = call float @llvm.AMDGPU.mul(float %159, float %170) %175 = call float @llvm.AMDGPU.load.const(i32 48) %176 = call float @llvm.AMDGPU.load.const(i32 49) %177 = call float @llvm.AMDGPU.load.const(i32 50) %178 = insertelement <4 x float> undef, float %59, i32 0 %179 = insertelement <4 x float> %178, float %71, i32 1 %180 = insertelement <4 x float> %179, float %83, i32 2 %181 = insertelement <4 x float> %180, float 0.000000e+00, i32 3 %182 = insertelement <4 x float> undef, float %175, i32 0 %183 = insertelement <4 x float> %182, float %176, i32 1 %184 = insertelement <4 x float> %183, float %177, i32 2 %185 = insertelement <4 x float> %184, float 0.000000e+00, i32 3 %186 = call float @llvm.AMDGPU.dp4(<4 x float> %181, <4 x float> %185) %187 = insertelement <4 x float> undef, float %59, i32 0 %188 = insertelement <4 x float> %187, float %71, i32 1 %189 = insertelement <4 x float> %188, float %83, i32 2 %190 = insertelement <4 x float> %189, float 0.000000e+00, i32 3 %191 = insertelement <4 x float> undef, float %171, i32 0 %192 = insertelement <4 x float> %191, float %172, i32 1 %193 = insertelement <4 x float> %192, float %173, i32 2 %194 = insertelement <4 x float> %193, float 0.000000e+00, i32 3 %195 = call float @llvm.AMDGPU.dp4(<4 x float> %190, <4 x float> %194) %196 = call float @llvm.AMDGPU.load.const(i32 76) %197 = call float @llvm.AMDGPU.mul(float %196, float %8) %198 = call float @llvm.AMDGPU.load.const(i32 77) %199 = call float @llvm.AMDGPU.mul(float %198, float %9) %200 = call float @llvm.AMDGPU.load.const(i32 78) %201 = call float @llvm.AMDGPU.mul(float %200, float %10) %202 = call float @llvm.AMDGPU.load.const(i32 79) %203 = call float @llvm.AMDGPU.mul(float %202, float %11) %204 = call float @llvm.AMDIL.max.(float %186, float 0.000000e+00) %205 = call float @llvm.AMDIL.max.(float %195, float 0.000000e+00) %206 = call float @llvm.pow.f32(float %205, float %84) %207 = fcmp ult float %186, 0.000000e+00 %208 = select i1 %207, float 0.000000e+00, float %206 %209 = call float @llvm.AMDGPU.load.const(i32 72) %210 = fadd float %209, %88 %211 = call float @llvm.AMDGPU.load.const(i32 73) %212 = fadd float %211, %92 %213 = call float @llvm.AMDGPU.load.const(i32 74) %214 = fadd float %213, %96 %215 = call float @llvm.AMDGPU.load.const(i32 75) %216 = fadd float %215, %11 %217 = call float @llvm.AMDIL.mad.(float %204, float %197, float %210) %218 = call float @llvm.AMDIL.mad.(float %204, float %199, float %212) %219 = call float @llvm.AMDIL.mad.(float %204, float %201, float %214) %220 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %221 = call float @llvm.AMDIL.clamp.(float %218, float 0.000000e+00, float 1.000000e+00) %222 = call float @llvm.AMDIL.clamp.(float %219, float 0.000000e+00, float 1.000000e+00) %223 = call float @llvm.AMDGPU.load.const(i32 80) %224 = call float @llvm.AMDIL.mad.(float %208, float %223, float 0.000000e+00) %225 = call float @llvm.AMDGPU.load.const(i32 81) %226 = call float @llvm.AMDIL.mad.(float %208, float %225, float 0.000000e+00) %227 = call float @llvm.AMDGPU.load.const(i32 82) %228 = call float @llvm.AMDIL.mad.(float %208, float %227, float 0.000000e+00) %229 = call float @llvm.AMDIL.clamp.(float %224, float 0.000000e+00, float 1.000000e+00) %230 = call float @llvm.AMDIL.clamp.(float %226, float 0.000000e+00, float 1.000000e+00) %231 = call float @llvm.AMDIL.clamp.(float %228, float 0.000000e+00, float 1.000000e+00) %232 = call float @llvm.AMDIL.fabs.(float %134) %233 = call float @llvm.AMDGPU.load.const(i32 84) %234 = call float @llvm.AMDGPU.load.const(i32 85) %235 = call float @llvm.AMDGPU.load.const(i32 86) %236 = call float @llvm.AMDGPU.load.const(i32 87) %237 = insertelement <4 x float> undef, float %130, i32 0 %238 = insertelement <4 x float> %237, float %132, i32 1 %239 = insertelement <4 x float> %238, float %134, i32 2 %240 = insertelement <4 x float> %239, float %136, i32 3 %241 = insertelement <4 x float> undef, float %233, i32 0 %242 = insertelement <4 x float> %241, float %234, i32 1 %243 = insertelement <4 x float> %242, float %235, i32 2 %244 = insertelement <4 x float> %243, float %236, i32 3 %245 = call float @llvm.AMDGPU.dp4(<4 x float> %240, <4 x float> %244) %246 = call float @llvm.AMDGPU.load.const(i32 88) %247 = call float @llvm.AMDGPU.load.const(i32 89) %248 = call float @llvm.AMDGPU.load.const(i32 90) %249 = call float @llvm.AMDGPU.load.const(i32 91) %250 = insertelement <4 x float> undef, float %130, i32 0 %251 = insertelement <4 x float> %250, float %132, i32 1 %252 = insertelement <4 x float> %251, float %134, i32 2 %253 = insertelement <4 x float> %252, float %136, i32 3 %254 = insertelement <4 x float> undef, float %246, i32 0 %255 = insertelement <4 x float> %254, float %247, i32 1 %256 = insertelement <4 x float> %255, float %248, i32 2 %257 = insertelement <4 x float> %256, float %249, i32 3 %258 = call float @llvm.AMDGPU.dp4(<4 x float> %253, <4 x float> %257) %259 = call float @llvm.AMDGPU.load.const(i32 92) %260 = call float @llvm.AMDGPU.load.const(i32 93) %261 = call float @llvm.AMDGPU.load.const(i32 94) %262 = call float @llvm.AMDGPU.load.const(i32 95) %263 = insertelement <4 x float> undef, float %130, i32 0 %264 = insertelement <4 x float> %263, float %132, i32 1 %265 = insertelement <4 x float> %264, float %134, i32 2 %266 = insertelement <4 x float> %265, float %136, i32 3 %267 = insertelement <4 x float> undef, float %259, i32 0 %268 = insertelement <4 x float> %267, float %260, i32 1 %269 = insertelement <4 x float> %268, float %261, i32 2 %270 = insertelement <4 x float> %269, float %262, i32 3 %271 = call float @llvm.AMDGPU.dp4(<4 x float> %266, <4 x float> %270) %272 = call float @llvm.AMDGPU.load.const(i32 96) %273 = call float @llvm.AMDGPU.load.const(i32 97) %274 = call float @llvm.AMDGPU.load.const(i32 98) %275 = call float @llvm.AMDGPU.load.const(i32 99) %276 = insertelement <4 x float> undef, float %130, i32 0 %277 = insertelement <4 x float> %276, float %132, i32 1 %278 = insertelement <4 x float> %277, float %134, i32 2 %279 = insertelement <4 x float> %278, float %136, i32 3 %280 = insertelement <4 x float> undef, float %272, i32 0 %281 = insertelement <4 x float> %280, float %273, i32 1 %282 = insertelement <4 x float> %281, float %274, i32 2 %283 = insertelement <4 x float> %282, float %275, i32 3 %284 = call float @llvm.AMDGPU.dp4(<4 x float> %279, <4 x float> %283) %285 = call float @llvm.AMDGPU.load.const(i32 100) %286 = call float @llvm.AMDGPU.mul(float %245, float %285) %287 = call float @llvm.AMDGPU.load.const(i32 101) %288 = call float @llvm.AMDGPU.mul(float %245, float %287) %289 = call float @llvm.AMDGPU.load.const(i32 102) %290 = call float @llvm.AMDGPU.mul(float %245, float %289) %291 = call float @llvm.AMDGPU.load.const(i32 103) %292 = call float @llvm.AMDGPU.mul(float %245, float %291) %293 = call float @llvm.AMDGPU.load.const(i32 104) %294 = call float @llvm.AMDIL.mad.(float %258, float %293, float %286) %295 = call float @llvm.AMDGPU.load.const(i32 105) %296 = call float @llvm.AMDIL.mad.(float %258, float %295, float %288) %297 = call float @llvm.AMDGPU.load.const(i32 106) %298 = call float @llvm.AMDIL.mad.(float %258, float %297, float %290) %299 = call float @llvm.AMDGPU.load.const(i32 107) %300 = call float @llvm.AMDIL.mad.(float %258, float %299, float %292) %301 = call float @llvm.AMDGPU.load.const(i32 108) %302 = call float @llvm.AMDIL.mad.(float %271, float %301, float %294) %303 = call float @llvm.AMDGPU.load.const(i32 109) %304 = call float @llvm.AMDIL.mad.(float %271, float %303, float %296) %305 = call float @llvm.AMDGPU.load.const(i32 110) %306 = call float @llvm.AMDIL.mad.(float %271, float %305, float %298) %307 = call float @llvm.AMDGPU.load.const(i32 111) %308 = call float @llvm.AMDIL.mad.(float %271, float %307, float %300) %309 = call float @llvm.AMDGPU.load.const(i32 112) %310 = call float @llvm.AMDIL.mad.(float %284, float %309, float %302) %311 = call float @llvm.AMDGPU.load.const(i32 113) %312 = call float @llvm.AMDIL.mad.(float %284, float %311, float %304) %313 = call float @llvm.AMDGPU.load.const(i32 114) %314 = call float @llvm.AMDIL.mad.(float %284, float %313, float %306) %315 = call float @llvm.AMDGPU.load.const(i32 115) %316 = call float @llvm.AMDIL.mad.(float %284, float %315, float %308) %317 = call float @llvm.AMDGPU.load.const(i32 116) %318 = call float @llvm.AMDGPU.load.const(i32 117) %319 = call float @llvm.AMDGPU.load.const(i32 118) %320 = call float @llvm.AMDGPU.load.const(i32 119) %321 = insertelement <4 x float> undef, float %130, i32 0 %322 = insertelement <4 x float> %321, float %132, i32 1 %323 = insertelement <4 x float> %322, float %134, i32 2 %324 = insertelement <4 x float> %323, float %136, i32 3 %325 = insertelement <4 x float> undef, float %317, i32 0 %326 = insertelement <4 x float> %325, float %318, i32 1 %327 = insertelement <4 x float> %326, float %319, i32 2 %328 = insertelement <4 x float> %327, float %320, i32 3 %329 = call float @llvm.AMDGPU.dp4(<4 x float> %324, <4 x float> %328) %330 = call float @llvm.AMDGPU.load.const(i32 120) %331 = call float @llvm.AMDGPU.load.const(i32 121) %332 = call float @llvm.AMDGPU.load.const(i32 122) %333 = call float @llvm.AMDGPU.load.const(i32 123) %334 = insertelement <4 x float> undef, float %130, i32 0 %335 = insertelement <4 x float> %334, float %132, i32 1 %336 = insertelement <4 x float> %335, float %134, i32 2 %337 = insertelement <4 x float> %336, float %136, i32 3 %338 = insertelement <4 x float> undef, float %330, i32 0 %339 = insertelement <4 x float> %338, float %331, i32 1 %340 = insertelement <4 x float> %339, float %332, i32 2 %341 = insertelement <4 x float> %340, float %333, i32 3 %342 = call float @llvm.AMDGPU.dp4(<4 x float> %337, <4 x float> %341) %343 = call float @llvm.AMDGPU.load.const(i32 124) %344 = call float @llvm.AMDGPU.load.const(i32 125) %345 = call float @llvm.AMDGPU.load.const(i32 126) %346 = call float @llvm.AMDGPU.load.const(i32 127) %347 = insertelement <4 x float> undef, float %130, i32 0 %348 = insertelement <4 x float> %347, float %132, i32 1 %349 = insertelement <4 x float> %348, float %134, i32 2 %350 = insertelement <4 x float> %349, float %136, i32 3 %351 = insertelement <4 x float> undef, float %343, i32 0 %352 = insertelement <4 x float> %351, float %344, i32 1 %353 = insertelement <4 x float> %352, float %345, i32 2 %354 = insertelement <4 x float> %353, float %346, i32 3 %355 = call float @llvm.AMDGPU.dp4(<4 x float> %350, <4 x float> %354) %356 = call float @llvm.AMDGPU.load.const(i32 128) %357 = call float @llvm.AMDGPU.load.const(i32 129) %358 = call float @llvm.AMDGPU.load.const(i32 130) %359 = call float @llvm.AMDGPU.load.const(i32 131) %360 = insertelement <4 x float> undef, float %130, i32 0 %361 = insertelement <4 x float> %360, float %132, i32 1 %362 = insertelement <4 x float> %361, float %134, i32 2 %363 = insertelement <4 x float> %362, float %136, i32 3 %364 = insertelement <4 x float> undef, float %356, i32 0 %365 = insertelement <4 x float> %364, float %357, i32 1 %366 = insertelement <4 x float> %365, float %358, i32 2 %367 = insertelement <4 x float> %366, float %359, i32 3 %368 = call float @llvm.AMDGPU.dp4(<4 x float> %363, <4 x float> %367) %369 = call float @llvm.AMDGPU.load.const(i32 132) %370 = call float @llvm.AMDGPU.mul(float %329, float %369) %371 = call float @llvm.AMDGPU.load.const(i32 133) %372 = call float @llvm.AMDGPU.mul(float %329, float %371) %373 = call float @llvm.AMDGPU.load.const(i32 134) %374 = call float @llvm.AMDGPU.mul(float %329, float %373) %375 = call float @llvm.AMDGPU.load.const(i32 135) %376 = call float @llvm.AMDGPU.mul(float %329, float %375) %377 = call float @llvm.AMDGPU.load.const(i32 136) %378 = call float @llvm.AMDIL.mad.(float %342, float %377, float %370) %379 = call float @llvm.AMDGPU.load.const(i32 137) %380 = call float @llvm.AMDIL.mad.(float %342, float %379, float %372) %381 = call float @llvm.AMDGPU.load.const(i32 138) %382 = call float @llvm.AMDIL.mad.(float %342, float %381, float %374) %383 = call float @llvm.AMDGPU.load.const(i32 139) %384 = call float @llvm.AMDIL.mad.(float %342, float %383, float %376) %385 = call float @llvm.AMDGPU.load.const(i32 140) %386 = call float @llvm.AMDIL.mad.(float %355, float %385, float %378) %387 = call float @llvm.AMDGPU.load.const(i32 141) %388 = call float @llvm.AMDIL.mad.(float %355, float %387, float %380) %389 = call float @llvm.AMDGPU.load.const(i32 142) %390 = call float @llvm.AMDIL.mad.(float %355, float %389, float %382) %391 = call float @llvm.AMDGPU.load.const(i32 143) %392 = call float @llvm.AMDIL.mad.(float %355, float %391, float %384) %393 = call float @llvm.AMDGPU.load.const(i32 144) %394 = call float @llvm.AMDIL.mad.(float %368, float %393, float %386) %395 = call float @llvm.AMDGPU.load.const(i32 145) %396 = call float @llvm.AMDIL.mad.(float %368, float %395, float %388) %397 = call float @llvm.AMDGPU.load.const(i32 146) %398 = call float @llvm.AMDIL.mad.(float %368, float %397, float %390) %399 = call float @llvm.AMDGPU.load.const(i32 147) %400 = call float @llvm.AMDIL.mad.(float %368, float %399, float %392) call void @llvm.AMDGPU.store.output(float %41, i32 4) call void @llvm.AMDGPU.store.output(float %43, i32 5) call void @llvm.AMDGPU.store.output(float %45, i32 6) call void @llvm.AMDGPU.store.output(float %47, i32 7) call void @llvm.AMDGPU.store.output(float %220, i32 8) call void @llvm.AMDGPU.store.output(float %221, i32 9) call void @llvm.AMDGPU.store.output(float %222, i32 10) call void @llvm.AMDGPU.store.output(float %100, i32 11) call void @llvm.AMDGPU.store.output(float %229, i32 12) call void @llvm.AMDGPU.store.output(float %230, i32 13) call void @llvm.AMDGPU.store.output(float %231, i32 14) call void @llvm.AMDGPU.store.output(float %104, i32 15) call void @llvm.AMDGPU.store.output(float %232, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %12, i32 20) call void @llvm.AMDGPU.store.output(float %13, i32 21) call void @llvm.AMDGPU.store.output(float %14, i32 22) call void @llvm.AMDGPU.store.output(float %15, i32 23) call void @llvm.AMDGPU.store.output(float %310, i32 24) call void @llvm.AMDGPU.store.output(float %312, i32 25) call void @llvm.AMDGPU.store.output(float %314, i32 26) call void @llvm.AMDGPU.store.output(float %316, i32 27) call void @llvm.AMDGPU.store.output(float %394, i32 28) call void @llvm.AMDGPU.store.output(float %396, i32 29) call void @llvm.AMDGPU.store.output(float %398, i32 30) call void @llvm.AMDGPU.store.output(float %400, i32 31) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T4_W in %vreg0, %T4_Z in %vreg1, %T4_Y in %vreg2, %T4_X in %vreg3, %T3_W in %vreg4, %T3_Z in %vreg5, %T3_Y in %vreg6, %T3_X in %vreg7, %T2_Z in %vreg8, %T2_Y in %vreg9, %T2_X in %vreg10, %T1_W in %vreg11, %T1_Z in %vreg12, %T1_Y in %vreg13, %T1_X in %vreg14 Function Live Outs: %T7_W %T7_Z %T7_Y %T7_X %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_W = MOV %T1_X, 0, pred:%noreg %T6_Z = MOV %T1_Y, 0, pred:%noreg %T6_Y = MOV %T1_Z, 0, pred:%noreg %T6_X = MOV %T1_W, 0, pred:%noreg %T1_X = MOV %T2_X, 0, pred:%noreg, %T1_XYZW %T5_X = MOV %T4_X, 0, pred:%noreg %T5_Y = MOV %T4_Y, 0, pred:%noreg %T5_Z = MOV %T4_Z, 0, pred:%noreg %T5_W = MOV %T4_W, 0, pred:%noreg %T2_X = MUL %T6_W, %C14_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_Z, %C15_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_Y, %C16_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T6_W, %C14_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_Z, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_Y, %C16_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MUL %T6_W, %C14_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_Z, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T8_X = MULADD_eg %T6_X, %C17_X, %T2_X, pred:%PRED_SEL_OFF, %T8_XYZW %T4_X = MULADD_eg %T6_Y, %C16_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_X, %C17_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_X, %C17_Z, %T4_X, pred:%PRED_SEL_OFF %T7_X = MOV %T8_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T8_Y, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T8_Z, 0, pred:%noreg, %T7_XYZW %T7_W = MOV %T8_W, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T4_X, 0, pred:%noreg, %T7_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T9_X = MOV %T7_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T7_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T7_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T7_W, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T2_X = DOT4_eg %T9_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T9_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T9_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T9_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T4_W = MUL %T8_X, %T4_Y, pred:%PRED_SEL_OFF, %T8_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_W, 128, pred:%PRED_SEL_OFF %T8_X = ADD %C12_X, %T4_Y, pred:%PRED_SEL_OFF, %T8_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T4_W = ADD %C12_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T10_X = MOV %T8_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T8_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T8_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T8_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T4_W, 0, pred:%noreg, %T10_XYZW %T4_Y = ADD %C12_Z, %T2_X, pred:%PRED_SEL_OFF %T10_Z = MOV %T4_Y, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T9_X = MOV %C4_X, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T2_X = DOT4_eg %T10_X, %T10_X, 32; flags: * %T2_Y = DOT4_eg %T10_Y, %T10_Y, 40; flags: * %T2_Z = DOT4_eg %T10_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T10_W, %T10_W, 8; flags: %T9_Y = MOV %C4_Y, 0, pred:%noreg, %T9_XYZW %T11_X = MOV %C5_X, 0, pred:%noreg, %T11_XYZW %T1_Y = MOV %T2_Y, 0, pred:%noreg, %T1_XYZW %T11_Y = MOV %C5_Y, 0, pred:%noreg, %T11_XYZW %T10_X = MOV %C6_X, 0, pred:%noreg, %T10_XYZW %T9_Z = MOV %C4_Z, 0, pred:%noreg, %T9_XYZW %T1_Z = MOV %T2_Z, 0, pred:%noreg, %T1_XYZW %T2_X = MOV %T2_X, 256, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T11_Z = MOV %C5_Z, 0, pred:%noreg, %T11_XYZW %T10_Y = MOV %C6_Y, 0, pred:%noreg, %T10_XYZW %T12_X = RECIPSQRT_CLAMPED_eg %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T8_X, %T12_X, pred:%PRED_SEL_OFF, %T8_XYZW, %T2_XYZW %T4_W = MUL %T4_W, %T12_X, pred:%PRED_SEL_OFF %T1_W = MOV %T4_Z, 0, pred:%noreg, %T1_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T1_X, %T9_X, %T1_Y, %T9_Y, %T1_Z, %T9_Z, %T1_W, %T9_W * %T8_X = DOT4_eg %T1_X, %T9_X, 32; flags: * %T8_Y = DOT4_eg %T1_Y, %T9_Y, 40; flags: * %T8_Z = DOT4_eg %T1_Z, %T9_Z, 40; flags: * %T8_W = DOT4_eg %T1_W, %T9_W, 8; flags: %T10_Z = MOV %C6_Z, 0, pred:%noreg, %T10_XYZW %T4_Y = MUL %T4_Y, %T12_X, pred:%PRED_SEL_OFF %T11_W = MOV %T4_Z, 0, pred:%noreg, %T11_XYZW BUNDLE %T11_X, %T11_Y, %T11_Z, %T11_W, %T1_X, %T11_X, %T1_Y, %T11_Y, %T1_Z, %T11_Z, %T1_W, %T11_W * %T11_X = DOT4_eg %T1_X, %T11_X, 32; flags: * %T11_Y = DOT4_eg %T1_Y, %T11_Y, 40; flags: * %T11_Z = DOT4_eg %T1_Z, %T11_Z, 40; flags: * %T11_W = DOT4_eg %T1_W, %T11_W, 8; flags: %T11_Y = MUL %T6_W, %C0_X, pred:%PRED_SEL_OFF %T9_X = MOV %C12_X, 0, pred:%noreg, %T9_XYZW %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T1_X, %T10_X, %T1_Y, %T10_Y, %T1_Z, %T10_Z, %T1_W, %T10_W * %T1_X = DOT4_eg %T1_X, %T10_X, 32; flags: * %T1_Y = DOT4_eg %T1_Y, %T10_Y, 40; flags: * %T1_Z = DOT4_eg %T1_Z, %T10_Z, 40; flags: * %T1_W = DOT4_eg %T1_W, %T10_W, 8; flags: %T1_Y = MUL %T6_W, %C0_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T6_Z, %C1_X, %T11_Y, pred:%PRED_SEL_OFF %T8_Y = MOV %T11_X, 0, pred:%noreg, %T8_XYZW %T2_Y = MOV %T4_W, 0, pred:%noreg, %T2_XYZW %T9_Y = MOV %C12_Y, 0, pred:%noreg, %T9_XYZW %T1_W = MUL %T6_W, %C0_Z, pred:%PRED_SEL_OFF %T9_Z = MOV %C12_Z, 0, pred:%noreg, %T9_XYZW %T1_Y = MULADD_eg %T6_Z, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T6_Y, %C2_X, %T1_Z, pred:%PRED_SEL_OFF %T8_Z = MOV %T1_X, 0, pred:%noreg, %T8_XYZW %T2_Z = MOV %T4_Y, 0, pred:%noreg, %T2_XYZW %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T1_Z = MULADD_eg %T6_Z, %C1_Z, %T1_W, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T1_Y = MULADD_eg %T6_Y, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T6_X, %C3_X, %T4_W, pred:%PRED_SEL_OFF %T1_W = MUL %T6_W, %C0_W, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T2_X, %T8_Y, %T2_Y, %T8_Z, %T2_Z, %T8_W, %T2_W * %T2_X = DOT4_eg %T8_X, %T2_X, 32; flags: * %T2_Y = DOT4_eg %T8_Y, %T2_Y, 40; flags: * %T2_Z = DOT4_eg %T8_Z, %T2_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T2_W, 8; flags: %T2_Z = MAX %T2_X, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T9_X, %T8_Y, %T9_Y, %T8_Z, %T9_Z, %T8_W, %T9_W * %T2_X = DOT4_eg %T8_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T8_Y, %T9_Y, 32; flags: * %T2_Z = DOT4_eg %T8_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T9_W, 8; flags: %T1_Z = MULADD_eg %T6_Y, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T2_X = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_Z, %C1_W, %T1_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T6_X, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %C8_X, %C10_X, %C9_X, pred:%PRED_SEL_OFF %T3_X = MUL %C19_X, %T3_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T6_X, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %C8_Y, %C10_Y, %C9_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_Y, %C2_W, %T1_W, pred:%PRED_SEL_OFF %T2_W = ADD %C18_X, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_X, %T3_X, %T2_W, pred:%PRED_SEL_OFF %T4_Y = ADD %C18_Y, %T4_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_X, %C3_W, %T1_W, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %C8_Z, %C10_Z, %C9_Z, pred:%PRED_SEL_OFF %T3_X = LOG_IEEE_eg %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MUL %C19_Y, %T3_Y, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_X, %T2_Z, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C19_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Z = ADD %C18_Z, %T4_W, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T2_X, %T3_Y, %T3_Z, pred:%PRED_SEL_OFF %T3_X = MUL %C7_X, %T3_X, pred:%PRED_SEL_OFF %T2_X = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_W = EXP_IEEE_eg %T3_X, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T2_W, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C20_X, %T4_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C20_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C20_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T4_Y = MUL %T6_W, %C14_W, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T6_Z, %C15_W, %T4_Y, pred:%PRED_SEL_OFF %T10_X = MOV %C21_X, 0, pred:%noreg, %T10_XYZW %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T6_Y, %C16_W, %T4_Y, pred:%PRED_SEL_OFF %T10_Y = MOV %C21_Y, 0, pred:%noreg, %T10_XYZW %T12_X = MOV %C22_X, 0, pred:%noreg, %T12_XYZW %T13_X = MOV %C23_X, 0, pred:%noreg, %T13_XYZW %T12_Y = MOV %C22_Y, 0, pred:%noreg, %T12_XYZW %T14_X = MULADD_eg %T6_X, %C17_W, %T4_Y, pred:%PRED_SEL_OFF %T10_Z = MOV %C21_Z, 0, pred:%noreg, %T10_XYZW %T4_Y = MOV %T4_Z, 0, pred:%noreg %T13_Y = MOV %C23_Y, 0, pred:%noreg, %T13_XYZW %T6_X = MOV %C24_X, 0, pred:%noreg, %T6_XYZW %T10_W = MOV %C21_W, 0, pred:%noreg, %T10_XYZW %T12_Z = MOV %C22_Z, 0, pred:%noreg, %T12_XYZW %T12_W = MOV %C22_W, 0, pred:%noreg, %T12_XYZW %T6_Y = MOV %C24_Y, 0, pred:%noreg, %T6_XYZW %T13_Z = MOV %C23_Z, 0, pred:%noreg, %T13_XYZW %T11_X = MOV %C29_X, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %C29_Y, 0, pred:%noreg, %T11_XYZW %T6_Z = MOV %C24_Z, 0, pred:%noreg, %T6_XYZW %T13_W = MOV %C23_W, 0, pred:%noreg, %T13_XYZW %T8_X = MOV %C30_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %C30_Y, 0, pred:%noreg, %T8_XYZW %T11_Z = MOV %C29_Z, 0, pred:%noreg, %T11_XYZW %T6_W = MOV %C24_W, 0, pred:%noreg, %T6_XYZW %T9_X = MOV %C31_X, 0, pred:%noreg, %T9_XYZW %T7_W = MOV %T14_X, 0, pred:%noreg, %T7_XYZW BUNDLE %T14_X, %T14_Y, %T14_Z, %T14_W, %T7_X, %T10_X, %T7_Y, %T10_Y, %T7_Z, %T10_Z, %T7_W, %T10_W * %T14_X = DOT4_eg %T7_X, %T10_X, 32; flags: * %T14_Y = DOT4_eg %T7_Y, %T10_Y, 40; flags: * %T14_Z = DOT4_eg %T7_Z, %T10_Z, 40; flags: * %T14_W = DOT4_eg %T7_W, %T10_W, 8; flags: %T10_X = MUL %T14_X, %C25_X, pred:%PRED_SEL_OFF %T14_Y = MUL %T14_X, %C25_Y, pred:%PRED_SEL_OFF BUNDLE %T12_X, %T12_Y, %T12_Z, %T12_W, %T7_X, %T12_X, %T7_Y, %T12_Y, %T7_Z, %T12_Z, %T7_W, %T12_W * %T12_X = DOT4_eg %T7_X, %T12_X, 40; flags: * %T12_Y = DOT4_eg %T7_Y, %T12_Y, 32; flags: * %T12_Z = DOT4_eg %T7_Z, %T12_Z, 40; flags: * %T12_W = DOT4_eg %T7_W, %T12_W, 8; flags: %T10_X = MULADD_eg %T12_Y, %C26_X, %T10_X, pred:%PRED_SEL_OFF BUNDLE %T12_X, %T12_Y, %T12_Z, %T12_W, %T7_X, %T13_X, %T7_Y, %T13_Y, %T7_Z, %T13_Z, %T7_W, %T13_W * %T12_X = DOT4_eg %T7_X, %T13_X, 32; flags: * %T12_Y = DOT4_eg %T7_Y, %T13_Y, 40; flags: * %T12_Z = DOT4_eg %T7_Z, %T13_Z, 40; flags: * %T12_W = DOT4_eg %T7_W, %T13_W, 8; flags: %T12_W = MULADD_eg %T12_X, %C27_X, %T10_X, pred:%PRED_SEL_OFF %T10_X = MOV %C32_X, 0, pred:%noreg, %T10_XYZW %T12_Z = MUL %T14_X, %C25_Z, pred:%PRED_SEL_OFF %T8_Z = MOV %C30_Z, 0, pred:%noreg, %T8_XYZW %T11_W = MOV %C29_W, 0, pred:%noreg, %T11_XYZW %T13_X = MULADD_eg %T12_Y, %C26_Y, %T14_Y, pred:%PRED_SEL_OFF %T9_Y = MOV %C31_Y, 0, pred:%noreg, %T9_XYZW BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T7_X, %T6_X, %T7_Y, %T6_Y, %T7_Z, %T6_Z, %T7_W, %T6_W * %T6_X = DOT4_eg %T7_X, %T6_X, 40; flags: * %T6_Y = DOT4_eg %T7_Y, %T6_Y, 40; flags: * %T6_Z = DOT4_eg %T7_Z, %T6_Z, 40; flags: * %T6_W = DOT4_eg %T7_W, %T6_W, 0; flags: %T6_Y = MUL %T14_X, %C25_W, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_W, %C28_X, %T12_W, pred:%PRED_SEL_OFF %T9_Z = MOV %C31_Z, 0, pred:%noreg, %T9_XYZW %T6_Z = MULADD_eg %T12_Y, %C26_Z, %T12_Z, pred:%PRED_SEL_OFF %T10_Y = MOV %C32_Y, 0, pred:%noreg, %T10_XYZW %T12_Z = MULADD_eg %T12_X, %C27_Y, %T13_X, pred:%PRED_SEL_OFF %T8_W = MOV %C30_W, 0, pred:%noreg, %T8_XYZW BUNDLE %T11_X, %T11_Y, %T11_Z, %T11_W, %T7_X, %T11_X, %T7_Y, %T11_Y, %T7_Z, %T11_Z, %T7_W, %T11_W * %T11_X = DOT4_eg %T7_X, %T11_X, 32; flags: * %T11_Y = DOT4_eg %T7_Y, %T11_Y, 40; flags: * %T11_Z = DOT4_eg %T7_Z, %T11_Z, 40; flags: * %T11_W = DOT4_eg %T7_W, %T11_W, 8; flags: %T11_Y = MULADD_eg %T12_Y, %C26_W, %T6_Y, pred:%PRED_SEL_OFF %T11_Z = MUL %T11_X, %C33_X, pred:%PRED_SEL_OFF %T6_Y = MULADD_eg %T6_W, %C28_Y, %T12_Z, pred:%PRED_SEL_OFF %T9_W = MOV %C31_W, 0, pred:%noreg, %T9_XYZW %T6_Z = MULADD_eg %T12_X, %C27_Z, %T6_Z, pred:%PRED_SEL_OFF %T10_Z = MOV %C32_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T8_X = DOT4_eg %T7_X, %T8_X, 32; flags: * %T8_Y = DOT4_eg %T7_Y, %T8_Y, 40; flags: * %T8_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T8_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T8_W = MUL %T11_X, %C33_Y, pred:%PRED_SEL_OFF %T8_Z = MULADD_eg %T12_X, %C27_W, %T11_Y, pred:%PRED_SEL_OFF %T11_Y = MULADD_eg %T8_X, %C34_X, %T11_Z, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T6_W, %C28_Z, %T6_Z, pred:%PRED_SEL_OFF %T10_W = MOV %C32_W, 0, pred:%noreg, %T10_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T7_X, %T9_X, %T7_Y, %T9_Y, %T7_Z, %T9_Z, %T7_W, %T9_W * %T8_X = DOT4_eg %T7_X, %T9_X, 40; flags: * %T8_Y = DOT4_eg %T7_Y, %T9_Y, 32; flags: * %T8_Z = DOT4_eg %T7_Z, %T9_Z, 40; flags: * %T8_W = DOT4_eg %T7_W, %T9_W, 8; flags: %T9_X = MULADD_eg %T8_X, %C34_Y, %T8_W, pred:%PRED_SEL_OFF %T9_Y = MULADD_eg %T8_Y, %C35_X, %T11_Y, pred:%PRED_SEL_OFF %T8_W = MUL %T11_X, %C33_Z, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T6_W, %C28_W, %T8_Z, pred:%PRED_SEL_OFF BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T7_X, %T10_X, %T7_Y, %T10_Y, %T7_Z, %T10_Z, %T7_W, %T10_W * %T7_X = DOT4_eg %T7_X, %T10_X, 40; flags: * %T7_Y = DOT4_eg %T7_Y, %T10_Y, 40; flags: * %T7_Z = DOT4_eg %T7_Z, %T10_Z, 40; flags: * %T7_W = DOT4_eg %T7_W, %T10_W, 0; flags: %T7_Y = MULADD_eg %T8_Y, %C35_Y, %T9_X, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T7_W, %C36_X, %T9_Y, pred:%PRED_SEL_OFF %T7_Z = MUL %T11_X, %C33_W, pred:%PRED_SEL_OFF %T8_Z = MULADD_eg %T8_X, %C34_Z, %T8_W, pred:%PRED_SEL_OFF %T7_Y = MULADD_eg %T7_W, %C36_Y, %T7_Y, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T8_X, %C34_W, %T7_Z, pred:%PRED_SEL_OFF %T8_X = MULADD_eg %T8_Y, %C35_Z, %T8_Z, pred:%PRED_SEL_OFF %T8_Y = MULADD_eg %T8_Y, %C35_W, %T7_Z, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T7_W, %C36_Z, %T8_X, pred:%PRED_SEL_OFF %T7_W = MULADD_eg %T7_W, %C36_W, %T8_Y, pred:%PRED_SEL_OFF RETURN %T7_W, %T7_Z, %T7_Y, %T7_X, %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 530 dw -- 15 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 80000007 ALU ADDR:14 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00200C90 * INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 8011CCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 8011E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 004280FF * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0036 00120406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0038 8091CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 8091E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0042 0111CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00800090 INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 80920406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0046 0111E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 80122006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 01068002 * INST:0x14 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0050 01120406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0052 80922006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0054 01122006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0056 00000408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80000008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 009FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 801FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 001FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00480090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 001FE008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 801FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 80001CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 009FC08C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 01000010 INST:0x0 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 00000408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00000808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 019FC48C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 60800010 INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 00000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 801FC88C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0125 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 0081440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0135 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 01600C90 INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 21600C90 * INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 40200C90 * INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 00400C91 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 01804390 * INST:0x87 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 001FE008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 001FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0163 60200C90 * INST:0x19 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00012001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 01005F10 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00812401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 21005F00 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 01012801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 018120FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 61005F00 INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 00018404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0177 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 00016001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 01605F10 INST:0xbe DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 00816401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 21605F00 INST:0xbe DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 01016801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 41605F00 INST:0xbe DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 61605F00 INST:0xbe DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 80100C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0187 21600090 * INST:0x1 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 0000008C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0191 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 00014001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 00205F10 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00814401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 01014801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 60205F00 INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 80900C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0201 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 0000000B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 00102806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 4022840B INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:11 REL:0 CHAN:1 NEG:0) 0206 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0207 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 0000048C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 81100C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 00902806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0214 8000088C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0215 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 00104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 60828801 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0220 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0221 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0224 01102806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 402A8C01 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0226 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0229 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00106006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 00228C04 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0232 01900C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 60200090 INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 00004008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 00804408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 01004808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 818040FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00012008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 00812408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 01012808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 01812C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0251 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0240801 ALU INST:0x8 KCACHE_MODE1:1 KCACHE_ADDR0:0 KCACHE_ADDR1:2 COUNT:138 0254 01008402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00540190 INST:0x3 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 01104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0258 81902806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0260 80906006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 20228401 * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0262 80114088 SRC0(SEL:136 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0263 60428089 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:0 NEG:0) 0264 80006093 SRC0(SEL:147 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 81106006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0267 40228801 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0268 80914488 SRC0(SEL:136 REL:0 CHAN:1 NEG:0) SRC1(SEL:138 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20828489 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:1 NEG:0) 0270 81904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0271 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0272 81804092 SRC0(SEL:146 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 60400010 * INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 80006002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 60428C02 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0276 80808492 SRC0(SEL:146 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0277 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 81906006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0280 81114888 SRC0(SEL:136 REL:0 CHAN:2 NEG:0) SRC1(SEL:138 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 60828889 * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:2 NEG:0) 0282 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 00604190 * INST:0x83 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 80806493 SRC0(SEL:147 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 81004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 40428404 * INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0288 81006893 SRC0(SEL:147 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 81808892 SRC0(SEL:146 REL:0 CHAN:2 NEG:0) SRC1(SEL:4 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0291 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0292 80806002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 40628803 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0294 80006087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0295 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0297 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0299 60404090 * INST:0x81 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 81804402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 20636804 * INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0302 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0303 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 80000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0305 C0400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0306 80128403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 00628804 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0308 80928403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0309 40628804 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0310 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0311 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0313 80600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0314 81128403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0315 60628804 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0316 80000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0317 A0600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0318 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0319 C0600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 8191CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0321 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0323 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0324 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0325 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0326 8191E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0327 20828404 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0328 80000095 SRC0(SEL:149 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0329 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 80000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0331 00800C91 * INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 81920406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0333 20828404 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0334 80000495 SRC0(SEL:149 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0336 80000096 SRC0(SEL:150 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0337 01800C90 * INST:0x19 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0338 80000097 SRC0(SEL:151 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0339 01A00C90 * INST:0x19 DST(SEL:13 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0340 80000496 SRC0(SEL:150 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0341 21800C90 * INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0342 81922006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0343 01C28404 * INST:0x14 DST(SEL:14 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0344 80000895 SRC0(SEL:149 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0345 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0346 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0347 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0348 80000497 SRC0(SEL:151 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0349 21A00C90 * INST:0x19 DST(SEL:13 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0350 80000098 SRC0(SEL:152 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0351 00C00C90 * INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0352 80000C95 SRC0(SEL:149 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0353 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0354 80000896 SRC0(SEL:150 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0355 41800C90 * INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0356 80000C96 SRC0(SEL:150 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0357 61800C90 * INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0358 80000498 SRC0(SEL:152 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0359 20C00C90 * INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0360 80000897 SRC0(SEL:151 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0361 41A00C90 * INST:0x19 DST(SEL:13 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0362 8000009D SRC0(SEL:157 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0363 01600C90 * INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0364 8000049D SRC0(SEL:157 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0365 21600C90 * INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0366 80000898 SRC0(SEL:152 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0367 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0368 80000C97 SRC0(SEL:151 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0369 61A00C90 * INST:0x19 DST(SEL:13 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0370 8000009E SRC0(SEL:158 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0371 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0372 8000049E SRC0(SEL:158 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0373 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0374 8000089D SRC0(SEL:157 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0375 41600C90 * INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0376 80000C98 SRC0(SEL:152 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0377 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0378 8000009F SRC0(SEL:159 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0379 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0380 8000000E SRC0(SEL:14 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0381 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0382 00014007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0383 01C05F10 INST:0xbe DST(SEL:14 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0384 00814407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0385 21C05F00 INST:0xbe DST(SEL:14 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0386 01014807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0387 41C05F00 INST:0xbe DST(SEL:14 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0388 81814C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0389 61C05F00 * INST:0xbe DST(SEL:14 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0390 8013200E SRC0(SEL:14 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0391 01400090 * INST:0x1 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0392 8093200E SRC0(SEL:14 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0393 21C00090 * INST:0x1 DST(SEL:14 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0394 00018007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0395 01805F00 INST:0xbe DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0396 00818407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0397 21805F10 INST:0xbe DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0398 01018807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:12 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0399 41805F00 INST:0xbe DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0400 81818C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:12 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0401 61805F00 * INST:0xbe DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0402 8013440C SRC0(SEL:12 REL:0 CHAN:1 NEG:0) SRC1(SEL:154 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0403 0142800A * INST:0x14 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:10 REL:0 CHAN:0 NEG:0) 0404 0001A007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:13 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0405 01805F10 INST:0xbe DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0406 0081A407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:13 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0407 21805F00 INST:0xbe DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0408 0101A807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:13 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0409 41805F00 INST:0xbe DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0410 8181AC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:13 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0411 61805F00 * INST:0xbe DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0412 8013600C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:155 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0413 6182800A * INST:0x14 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:10 REL:0 CHAN:0 NEG:0) 0414 800000A0 SRC0(SEL:160 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0415 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0416 8113200E SRC0(SEL:14 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0417 41800090 * INST:0x1 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0418 8000089E SRC0(SEL:158 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0419 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0420 80000C9D SRC0(SEL:157 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0421 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0422 8093440C SRC0(SEL:12 REL:0 CHAN:1 NEG:0) SRC1(SEL:154 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0423 01A2840E * INST:0x14 DST(SEL:13 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:14 REL:0 CHAN:1 NEG:0) 0424 8000049F SRC0(SEL:159 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0425 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0426 0000C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0427 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0428 0080C407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0429 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0430 0100C807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0431 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0432 8180CC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:6 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0433 60C05F10 * INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0434 8193200E SRC0(SEL:14 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0435 20C00090 * INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0436 80138C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:156 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0437 00C28C0C * INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:3 NEG:0) 0438 8000089F SRC0(SEL:159 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0439 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0440 8113440C SRC0(SEL:12 REL:0 CHAN:1 NEG:0) SRC1(SEL:154 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0441 40C2880C * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:2 NEG:0) 0442 800004A0 SRC0(SEL:160 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0443 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0444 8093600C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:155 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0445 4182800D * INST:0x14 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:13 REL:0 CHAN:0 NEG:0) 0446 80000C9E SRC0(SEL:158 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0447 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0448 00016007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0449 01605F10 INST:0xbe DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0450 00816407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0451 21605F00 INST:0xbe DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0452 01016807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0453 41605F00 INST:0xbe DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0454 81816C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:11 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0455 61605F00 * INST:0xbe DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0456 8193440C SRC0(SEL:12 REL:0 CHAN:1 NEG:0) SRC1(SEL:154 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0457 21628406 * INST:0x14 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:1 NEG:0) 0458 8014200B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:161 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0459 41600090 * INST:0x1 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0460 80938C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:156 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0461 20C2880C * INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:2 NEG:0) 0462 80000C9F SRC0(SEL:159 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0463 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0464 8113600C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:155 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0465 40C28806 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0466 800008A0 SRC0(SEL:160 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0467 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0468 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0469 01005F10 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0470 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0471 21005F00 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0472 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0473 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0474 81810C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0475 61005F00 * INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0476 8094200B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:161 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0477 61000090 * INST:0x1 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0478 8193600C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:155 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0479 4102840B * INST:0x14 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:11 REL:0 CHAN:1 NEG:0) 0480 80144008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:162 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0481 2162880B * INST:0x14 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:11 REL:0 CHAN:2 NEG:0) 0482 81138C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:156 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0483 40C28806 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0484 80000CA0 SRC0(SEL:160 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0485 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0486 00012007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0487 01005F00 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0488 00812407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0489 21005F10 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0490 01012807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0491 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0492 81812C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0493 61005F00 * INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0494 80944008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:162 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0495 01228C08 * INST:0x14 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:3 NEG:0) 0496 80146408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:163 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0497 2122840B * INST:0x14 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:11 REL:0 CHAN:1 NEG:0) 0498 8114200B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:161 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0499 61000090 * INST:0x1 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0500 81938C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:156 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0501 60C28808 * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:2 NEG:0) 0502 00014007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0503 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0504 00814407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0505 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0506 01014807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0507 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0508 81814C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0509 60E05F10 * INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0510 80946408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:163 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0511 20E28009 * INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:0 NEG:0) 0512 80148C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:164 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0513 00E28409 * INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0514 8194200B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:161 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0515 40E00090 * INST:0x1 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0516 81144008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:162 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0517 41028C08 * INST:0x14 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:3 NEG:0) 0518 80948C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:164 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0519 20E28407 * INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:1 NEG:0) 0520 81944008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:162 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0521 40E28807 * INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0522 81146408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:163 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0523 01028808 * INST:0x14 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:2 NEG:0) 0524 81946408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:163 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0525 21028807 * INST:0x14 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0526 81148C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:164 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0527 40E28008 * INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:0 NEG:0) 0528 81948C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:164 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0529 60E28408 * INST:0x14 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:1 NEG:0) 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95220688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:3 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 20 dw -- 5 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800C00 TEX/VTX INST:0x2 COUNT:4 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 8C151002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0010 0008000C ENDIAN:0 OFFSET:12 0011 00000000 0012 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0013 868D1003 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:3 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:26 NUM:0 COMP:0 MODE:1) 0014 00080018 ENDIAN:0 OFFSET:24 0015 00000000 0016 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0017 87961004 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:4 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0018 0008001C ENDIAN:0 OFFSET:28 0019 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL IN[2], FOG, PERSPECTIVE DCL IN[3], GENERIC[0], PERSPECTIVE DCL IN[4], GENERIC[1], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL SAMP[1] DCL CONST[2..4] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL DCL TEMP[2], LOCAL DCL TEMP[3], LOCAL IMM FLT32 { 4.0000, 1.0000, 0.0000, 0.0000} 0: TXP TEMP[0], IN[4].xyyw, SAMP[0], 2D 1: TXP TEMP[1], IN[3].xyyw, SAMP[1], 2D 2: MUL TEMP[1], TEMP[1], IN[0] 3: MUL TEMP[0], TEMP[0], TEMP[1] 4: MUL_SAT TEMP[0], TEMP[0], IMM[0].xxxy 5: ADD TEMP[1].xyz, TEMP[0].xyzz, IN[1].xyzz 6: MOV TEMP[0].w, TEMP[0].wwww 7: MAD_SAT TEMP[2].x, IN[2].xxxx, CONST[2].xxxx, CONST[2].yyyy 8: ADD TEMP[3].x, IMM[0].yyyy, -TEMP[2].xxxx 9: MUL TEMP[3].xyz, CONST[3].xyzz, TEMP[3].xxxx 10: MAD TEMP[0].xyz, TEMP[1].xyzz, TEMP[2].xxxx, TEMP[3].xyzz 11: MOV_SAT OUT[0], TEMP[0] 12: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.R600.load.input(i32 16) %9 = call float @llvm.R600.load.input(i32 17) %10 = call float @llvm.R600.load.input(i32 18) %11 = call float @llvm.R600.load.input(i32 19) %12 = call float @llvm.R600.load.input(i32 20) %13 = call float @llvm.R600.load.input(i32 21) %14 = call float @llvm.R600.load.input(i32 22) %15 = call float @llvm.R600.load.input(i32 23) %16 = call float @llvm.R600.load.input(i32 24) %17 = call float @llvm.R600.load.input(i32 25) %18 = call float @llvm.R600.load.input(i32 26) %19 = call float @llvm.R600.load.input(i32 27) %20 = call float @llvm.AMDGPU.div(float %16, float %19) %21 = call float @llvm.AMDGPU.div(float %17, float %19) %22 = call float @llvm.AMDGPU.div(float %17, float %19) %23 = insertelement <4 x float> undef, float %20, i32 0 %24 = insertelement <4 x float> %23, float %21, i32 1 %25 = insertelement <4 x float> %24, float %22, i32 2 %26 = insertelement <4 x float> %25, float 1.000000e+00, i32 3 %27 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %26, i32 0, i32 2) %28 = extractelement <4 x float> %27, i32 0 %29 = extractelement <4 x float> %27, i32 1 %30 = extractelement <4 x float> %27, i32 2 %31 = extractelement <4 x float> %27, i32 3 %32 = call float @llvm.AMDGPU.div(float %12, float %15) %33 = call float @llvm.AMDGPU.div(float %13, float %15) %34 = call float @llvm.AMDGPU.div(float %13, float %15) %35 = insertelement <4 x float> undef, float %32, i32 0 %36 = insertelement <4 x float> %35, float %33, i32 1 %37 = insertelement <4 x float> %36, float %34, i32 2 %38 = insertelement <4 x float> %37, float 1.000000e+00, i32 3 %39 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %38, i32 1, i32 2) %40 = extractelement <4 x float> %39, i32 0 %41 = extractelement <4 x float> %39, i32 1 %42 = extractelement <4 x float> %39, i32 2 %43 = extractelement <4 x float> %39, i32 3 %44 = call float @llvm.AMDGPU.mul(float %40, float %0) %45 = call float @llvm.AMDGPU.mul(float %41, float %1) %46 = call float @llvm.AMDGPU.mul(float %42, float %2) %47 = call float @llvm.AMDGPU.mul(float %43, float %3) %48 = call float @llvm.AMDGPU.mul(float %28, float %44) %49 = call float @llvm.AMDGPU.mul(float %29, float %45) %50 = call float @llvm.AMDGPU.mul(float %30, float %46) %51 = call float @llvm.AMDGPU.mul(float %31, float %47) %52 = call float @llvm.AMDGPU.mul(float %48, float 4.000000e+00) %53 = call float @llvm.AMDGPU.mul(float %49, float 4.000000e+00) %54 = call float @llvm.AMDGPU.mul(float %50, float 4.000000e+00) %55 = call float @llvm.AMDGPU.mul(float %51, float 1.000000e+00) %56 = call float @llvm.AMDIL.clamp.(float %52, float 0.000000e+00, float 1.000000e+00) %57 = call float @llvm.AMDIL.clamp.(float %53, float 0.000000e+00, float 1.000000e+00) %58 = call float @llvm.AMDIL.clamp.(float %54, float 0.000000e+00, float 1.000000e+00) %59 = call float @llvm.AMDIL.clamp.(float %55, float 0.000000e+00, float 1.000000e+00) %60 = fadd float %56, %4 %61 = fadd float %57, %5 %62 = fadd float %58, %6 %63 = call float @llvm.AMDGPU.load.const(i32 8) %64 = call float @llvm.AMDGPU.load.const(i32 9) %65 = call float @llvm.AMDIL.mad.(float %8, float %63, float %64) %66 = call float @llvm.AMDIL.clamp.(float %65, float 0.000000e+00, float 1.000000e+00) %67 = fsub float -0.000000e+00, %66 %68 = fadd float 1.000000e+00, %67 %69 = call float @llvm.AMDGPU.load.const(i32 12) %70 = call float @llvm.AMDGPU.mul(float %69, float %68) %71 = call float @llvm.AMDGPU.load.const(i32 13) %72 = call float @llvm.AMDGPU.mul(float %71, float %68) %73 = call float @llvm.AMDGPU.load.const(i32 14) %74 = call float @llvm.AMDGPU.mul(float %73, float %68) %75 = call float @llvm.AMDIL.mad.(float %60, float %66, float %70) %76 = call float @llvm.AMDIL.mad.(float %61, float %66, float %72) %77 = call float @llvm.AMDIL.mad.(float %62, float %66, float %74) %78 = call float @llvm.AMDIL.clamp.(float %75, float 0.000000e+00, float 1.000000e+00) %79 = call float @llvm.AMDIL.clamp.(float %76, float 0.000000e+00, float 1.000000e+00) %80 = call float @llvm.AMDIL.clamp.(float %77, float 0.000000e+00, float 1.000000e+00) %81 = call float @llvm.AMDIL.clamp.(float %59, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %78, i32 8) call void @llvm.AMDGPU.store.output(float %79, i32 9) call void @llvm.AMDGPU.store.output(float %80, i32 10) call void @llvm.AMDGPU.store.output(float %81, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T6_W in %vreg0, %T6_Y in %vreg1, %T6_X in %vreg2, %T5_W in %vreg3, %T5_Y in %vreg4, %T5_X in %vreg5, %T4_X in %vreg6, %T3_Z in %vreg7, %T3_Y in %vreg8, %T3_X in %vreg9, %T2_W in %vreg10, %T2_Z in %vreg11, %T2_Y in %vreg12, %T2_X in %vreg13 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T6_W %T6_Y %T6_X %T5_W %T5_Y %T5_X %T4_X %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T3_W = RECIP_IEEE_eg %T5_W, pred:%PRED_SEL_OFF %T4_Y = RECIP_IEEE_eg %T6_W, pred:%PRED_SEL_OFF %T8_X = MUL %T5_X, %T3_W, pred:%PRED_SEL_OFF, %T8_XYZW %T7_X = MUL %T6_X, %T4_Y, pred:%PRED_SEL_OFF, %T7_XYZW %T3_W = MUL %T5_Y, %T3_W, pred:%PRED_SEL_OFF %T4_Y = MUL %T6_Y, %T4_Y, pred:%PRED_SEL_OFF %T8_Y = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T7_Y = MOV %T4_Y, 0, pred:%noreg, %T7_XYZW %T8_Z = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T3_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T7_Z = MOV %T4_Y, 0, pred:%noreg, %T7_XYZW %T8_W = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T5_XYZW = TEX_SAMPLE %T8_XYZW, 1, 2 %T7_W = MOV %T3_W, 0, pred:%noreg, %T7_XYZW %T6_X = MUL %T5_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T4_X, %C2_X, %C2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T5_Y, %T2_Y, pred:%PRED_SEL_OFF %T4_XYZW = TEX_SAMPLE %T7_XYZW, 0, 2 %T6_X = MUL %T4_X, %T6_X, pred:%PRED_SEL_OFF %T6_Y = MUL %T4_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T5_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MUL %T4_Z, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T2_Y = ADD %T2_Y, %T3_W, pred:%PRED_SEL_OFF %T6_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 4.000000e+00 %T6_W = MUL %T6_X, %T6_Z, pred:%PRED_SEL_OFF %T6_X = MUL %T6_Y, %T6_Z, pred:%PRED_SEL_OFF %T2_Z = MUL %T2_Z, %T6_Z, pred:%PRED_SEL_OFF %T6_Y = MOV %T6_W, 1, pred:%PRED_SEL_OFF %T3_X = ADD %T6_Y, %T3_X, pred:%PRED_SEL_OFF %T6_Y = MUL %C3_X, %T2_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_X, %T2_X, %T6_Y, pred:%PRED_SEL_OFF %T5_X = MUL %T5_W, %T2_W, pred:%PRED_SEL_OFF, %T5_XYZW %T2_W = MOV %T6_X, 1, pred:%PRED_SEL_OFF %T2_W = ADD %T2_W, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C3_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_W, %T2_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %T4_W, %T5_X, pred:%PRED_SEL_OFF, %T4_XYZW %T3_Y = MUL %T3_Y, %T3_W, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %T3_Z, pred:%PRED_SEL_OFF %T2_Y = MUL %C3_Z, %T2_Y, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %T2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T3_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 196 dw -- 9 gprs --------------------- E 0000 00000006 ALU ADDR:12 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0CC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:52 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 40946B90 INST:0xd7 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 60946B90 * INST:0xd7 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 00946B10 INST:0xd6 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 20946B10 INST:0xd6 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0059 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 40B46B90 INST:0xd7 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0067 60B46B90 * INST:0xd7 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 00B46B10 INST:0xd6 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 20B46B10 INST:0xd6 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 40D46B90 INST:0xd7 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 80388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 60D46B90 * INST:0xd7 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 00D46B10 INST:0xd6 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 20D46B10 INST:0xd6 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 80000C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0093 60604310 * INST:0x86 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 001FE005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 01000090 INST:0x1 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 80000C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 20804310 * INST:0x86 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 001FE006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 00E00090 INST:0x1 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 001FE406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 20880090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 81806405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 60600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0111 20E00C90 * INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 0000003A TEX/VTX ADDR:116 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0116 00080310 INST:0x10 RESOURCE_ID:3 SRC(GPR:8 REL:0) 0117 F00D1005 DST(GPR:5 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0118 68808000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:1 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0119 00000000 0004 4000003C ALU ADDR:120 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0120 00004005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00804405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 80104004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0127 00428482 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:130 REL:0 CHAN:1 NEG:0) 0006 00000040 TEX/VTX ADDR:128 0007 80400000 TEX/VTX INST:0x1 COUNT:1 0128 00070210 INST:0x10 RESOURCE_ID:2 SRC(GPR:7 REL:0) 0129 F00D1004 DST(GPR:4 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0130 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0131 00000000 0008 40000042 ALU ADDR:132 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0009 A07C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:32 0132 0000C004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 00804404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 20C00090 INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 81004805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0137 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 801FE804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0143 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 018064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 20400010 INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 800000FD SRC0(SEL:253 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 40800000 4.000000 (1082130432) 0150 011FC406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 011FC802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 40400090 INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 811FC006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 60C00090 * INST:0x1 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 A0C00C90 * INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 000064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 80804083 SRC0(SEL:131 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0161 20C00090 * INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 000040FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0164 00000006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 E0400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 81804C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0167 00A00090 * INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00804483 SRC0(SEL:131 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 20640090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 80806CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0171 60400010 * INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 0000AC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 20640090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 80004CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0175 604284FE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0176 018064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0179 C0400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 00804883 SRC0(SEL:131 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 810068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0183 40400010 * INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 000048FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 404284FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0190 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0191 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0195 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0011 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL IN[3] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL CONST[0..10] DCL CONST[12..28] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], IN[2] 9: MAD TEMP[2].xyz, CONST[8], CONST[10], CONST[9] 10: MOV TEMP[3], IMM[0].xxxy 11: MOV_SAT OUT[1], TEMP[2] 12: MOV_SAT OUT[2], TEMP[3] 13: MUL TEMP[4], IN[0].xxxx, CONST[14] 14: MAD TEMP[4], IN[0].yyyy, CONST[15], TEMP[4] 15: MAD TEMP[4], IN[0].zzzz, CONST[16], TEMP[4] 16: MAD TEMP[4], IN[0].wwww, CONST[17], TEMP[4] 17: DP3 TEMP[5].x, TEMP[4], TEMP[4] 18: RSQ TEMP[5].x, TEMP[5] 19: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 20: SUB TEMP[5], CONST[12], TEMP[6] 21: DP3 TEMP[7].x, TEMP[5], TEMP[5] 22: RSQ TEMP[7].x, TEMP[7] 23: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 24: DP3 TEMP[1].x, TEMP[0], CONST[12] 25: DP3 TEMP[1].y, TEMP[0], TEMP[5] 26: MUL TEMP[7], CONST[19], IN[2] 27: LIT TEMP[8], TEMP[1] 28: ADD TEMP[2], CONST[18], TEMP[2] 29: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, TEMP[7], TEMP[2] 30: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[20], TEMP[3] 31: ABS OUT[3].x, TEMP[4].zzzz 32: MOV OUT[3].yzw, IMM[0].xxxy 33: MOV OUT[4], IN[3] 34: DP4 TEMP[8].x, TEMP[4], CONST[21] 35: DP4 TEMP[8].y, TEMP[4], CONST[22] 36: DP4 TEMP[8].z, TEMP[4], CONST[23] 37: DP4 TEMP[8].w, TEMP[4], CONST[24] 38: MUL TEMP[1], TEMP[8].xxxx, CONST[25] 39: MAD TEMP[1], TEMP[8].yyyy, CONST[26], TEMP[1] 40: MAD TEMP[1], TEMP[8].zzzz, CONST[27], TEMP[1] 41: MAD OUT[5], TEMP[8].wwww, CONST[28], TEMP[1] 42: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.R600.load.input(i32 16) %13 = call float @llvm.R600.load.input(i32 17) %14 = call float @llvm.R600.load.input(i32 18) %15 = call float @llvm.R600.load.input(i32 19) %16 = call float @llvm.AMDGPU.load.const(i32 0) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 1) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 2) %21 = call float @llvm.AMDGPU.mul(float %0, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 3) %23 = call float @llvm.AMDGPU.mul(float %0, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 4) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 5) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 6) %29 = call float @llvm.AMDIL.mad.(float %1, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 7) %31 = call float @llvm.AMDIL.mad.(float %1, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 8) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 9) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 10) %37 = call float @llvm.AMDIL.mad.(float %2, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 11) %39 = call float @llvm.AMDIL.mad.(float %2, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 12) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 13) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 14) %45 = call float @llvm.AMDIL.mad.(float %3, float %44, float %37) %46 = call float @llvm.AMDGPU.load.const(i32 15) %47 = call float @llvm.AMDIL.mad.(float %3, float %46, float %39) %48 = call float @llvm.AMDGPU.load.const(i32 16) %49 = call float @llvm.AMDGPU.load.const(i32 17) %50 = call float @llvm.AMDGPU.load.const(i32 18) %51 = insertelement <4 x float> undef, float %4, i32 0 %52 = insertelement <4 x float> %51, float %5, i32 1 %53 = insertelement <4 x float> %52, float %6, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = insertelement <4 x float> undef, float %48, i32 0 %56 = insertelement <4 x float> %55, float %49, i32 1 %57 = insertelement <4 x float> %56, float %50, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = call float @llvm.AMDGPU.dp4(<4 x float> %54, <4 x float> %58) %60 = call float @llvm.AMDGPU.load.const(i32 20) %61 = call float @llvm.AMDGPU.load.const(i32 21) %62 = call float @llvm.AMDGPU.load.const(i32 22) %63 = insertelement <4 x float> undef, float %4, i32 0 %64 = insertelement <4 x float> %63, float %5, i32 1 %65 = insertelement <4 x float> %64, float %6, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = insertelement <4 x float> undef, float %60, i32 0 %68 = insertelement <4 x float> %67, float %61, i32 1 %69 = insertelement <4 x float> %68, float %62, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = call float @llvm.AMDGPU.dp4(<4 x float> %66, <4 x float> %70) %72 = call float @llvm.AMDGPU.load.const(i32 24) %73 = call float @llvm.AMDGPU.load.const(i32 25) %74 = call float @llvm.AMDGPU.load.const(i32 26) %75 = insertelement <4 x float> undef, float %4, i32 0 %76 = insertelement <4 x float> %75, float %5, i32 1 %77 = insertelement <4 x float> %76, float %6, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = insertelement <4 x float> undef, float %72, i32 0 %80 = insertelement <4 x float> %79, float %73, i32 1 %81 = insertelement <4 x float> %80, float %74, i32 2 %82 = insertelement <4 x float> %81, float 0.000000e+00, i32 3 %83 = call float @llvm.AMDGPU.dp4(<4 x float> %78, <4 x float> %82) %84 = call float @llvm.AMDGPU.load.const(i32 28) %85 = call float @llvm.AMDGPU.load.const(i32 32) %86 = call float @llvm.AMDGPU.load.const(i32 40) %87 = call float @llvm.AMDGPU.load.const(i32 36) %88 = call float @llvm.AMDIL.mad.(float %85, float %86, float %87) %89 = call float @llvm.AMDGPU.load.const(i32 33) %90 = call float @llvm.AMDGPU.load.const(i32 41) %91 = call float @llvm.AMDGPU.load.const(i32 37) %92 = call float @llvm.AMDIL.mad.(float %89, float %90, float %91) %93 = call float @llvm.AMDGPU.load.const(i32 34) %94 = call float @llvm.AMDGPU.load.const(i32 42) %95 = call float @llvm.AMDGPU.load.const(i32 38) %96 = call float @llvm.AMDIL.mad.(float %93, float %94, float %95) %97 = call float @llvm.AMDIL.clamp.(float %88, float 0.000000e+00, float 1.000000e+00) %98 = call float @llvm.AMDIL.clamp.(float %92, float 0.000000e+00, float 1.000000e+00) %99 = call float @llvm.AMDIL.clamp.(float %96, float 0.000000e+00, float 1.000000e+00) %100 = call float @llvm.AMDIL.clamp.(float %11, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %102 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDGPU.load.const(i32 56) %106 = call float @llvm.AMDGPU.mul(float %0, float %105) %107 = call float @llvm.AMDGPU.load.const(i32 57) %108 = call float @llvm.AMDGPU.mul(float %0, float %107) %109 = call float @llvm.AMDGPU.load.const(i32 58) %110 = call float @llvm.AMDGPU.mul(float %0, float %109) %111 = call float @llvm.AMDGPU.load.const(i32 59) %112 = call float @llvm.AMDGPU.mul(float %0, float %111) %113 = call float @llvm.AMDGPU.load.const(i32 60) %114 = call float @llvm.AMDIL.mad.(float %1, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 61) %116 = call float @llvm.AMDIL.mad.(float %1, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 62) %118 = call float @llvm.AMDIL.mad.(float %1, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 63) %120 = call float @llvm.AMDIL.mad.(float %1, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 64) %122 = call float @llvm.AMDIL.mad.(float %2, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 65) %124 = call float @llvm.AMDIL.mad.(float %2, float %123, float %116) %125 = call float @llvm.AMDGPU.load.const(i32 66) %126 = call float @llvm.AMDIL.mad.(float %2, float %125, float %118) %127 = call float @llvm.AMDGPU.load.const(i32 67) %128 = call float @llvm.AMDIL.mad.(float %2, float %127, float %120) %129 = call float @llvm.AMDGPU.load.const(i32 68) %130 = call float @llvm.AMDIL.mad.(float %3, float %129, float %122) %131 = call float @llvm.AMDGPU.load.const(i32 69) %132 = call float @llvm.AMDIL.mad.(float %3, float %131, float %124) %133 = call float @llvm.AMDGPU.load.const(i32 70) %134 = call float @llvm.AMDIL.mad.(float %3, float %133, float %126) %135 = call float @llvm.AMDGPU.load.const(i32 71) %136 = call float @llvm.AMDIL.mad.(float %3, float %135, float %128) %137 = insertelement <4 x float> undef, float %130, i32 0 %138 = insertelement <4 x float> %137, float %132, i32 1 %139 = insertelement <4 x float> %138, float %134, i32 2 %140 = insertelement <4 x float> %139, float 0.000000e+00, i32 3 %141 = insertelement <4 x float> undef, float %130, i32 0 %142 = insertelement <4 x float> %141, float %132, i32 1 %143 = insertelement <4 x float> %142, float %134, i32 2 %144 = insertelement <4 x float> %143, float 0.000000e+00, i32 3 %145 = call float @llvm.AMDGPU.dp4(<4 x float> %140, <4 x float> %144) %146 = call float @llvm.AMDIL.fabs.(float %145) %147 = call float @llvm.AMDGPU.rsq(float %146) %148 = call float @llvm.AMDGPU.mul(float %130, float %147) %149 = call float @llvm.AMDGPU.mul(float %132, float %147) %150 = call float @llvm.AMDGPU.mul(float %134, float %147) %151 = call float @llvm.AMDGPU.mul(float %136, float %147) %152 = call float @llvm.AMDGPU.load.const(i32 48) %153 = fsub float %152, %148 %154 = call float @llvm.AMDGPU.load.const(i32 49) %155 = fsub float %154, %149 %156 = call float @llvm.AMDGPU.load.const(i32 50) %157 = fsub float %156, %150 %158 = call float @llvm.AMDGPU.load.const(i32 51) %159 = fsub float %158, %151 %160 = insertelement <4 x float> undef, float %153, i32 0 %161 = insertelement <4 x float> %160, float %155, i32 1 %162 = insertelement <4 x float> %161, float %157, i32 2 %163 = insertelement <4 x float> %162, float 0.000000e+00, i32 3 %164 = insertelement <4 x float> undef, float %153, i32 0 %165 = insertelement <4 x float> %164, float %155, i32 1 %166 = insertelement <4 x float> %165, float %157, i32 2 %167 = insertelement <4 x float> %166, float 0.000000e+00, i32 3 %168 = call float @llvm.AMDGPU.dp4(<4 x float> %163, <4 x float> %167) %169 = call float @llvm.AMDIL.fabs.(float %168) %170 = call float @llvm.AMDGPU.rsq(float %169) %171 = call float @llvm.AMDGPU.mul(float %153, float %170) %172 = call float @llvm.AMDGPU.mul(float %155, float %170) %173 = call float @llvm.AMDGPU.mul(float %157, float %170) %174 = call float @llvm.AMDGPU.mul(float %159, float %170) %175 = call float @llvm.AMDGPU.load.const(i32 48) %176 = call float @llvm.AMDGPU.load.const(i32 49) %177 = call float @llvm.AMDGPU.load.const(i32 50) %178 = insertelement <4 x float> undef, float %59, i32 0 %179 = insertelement <4 x float> %178, float %71, i32 1 %180 = insertelement <4 x float> %179, float %83, i32 2 %181 = insertelement <4 x float> %180, float 0.000000e+00, i32 3 %182 = insertelement <4 x float> undef, float %175, i32 0 %183 = insertelement <4 x float> %182, float %176, i32 1 %184 = insertelement <4 x float> %183, float %177, i32 2 %185 = insertelement <4 x float> %184, float 0.000000e+00, i32 3 %186 = call float @llvm.AMDGPU.dp4(<4 x float> %181, <4 x float> %185) %187 = insertelement <4 x float> undef, float %59, i32 0 %188 = insertelement <4 x float> %187, float %71, i32 1 %189 = insertelement <4 x float> %188, float %83, i32 2 %190 = insertelement <4 x float> %189, float 0.000000e+00, i32 3 %191 = insertelement <4 x float> undef, float %171, i32 0 %192 = insertelement <4 x float> %191, float %172, i32 1 %193 = insertelement <4 x float> %192, float %173, i32 2 %194 = insertelement <4 x float> %193, float 0.000000e+00, i32 3 %195 = call float @llvm.AMDGPU.dp4(<4 x float> %190, <4 x float> %194) %196 = call float @llvm.AMDGPU.load.const(i32 76) %197 = call float @llvm.AMDGPU.mul(float %196, float %8) %198 = call float @llvm.AMDGPU.load.const(i32 77) %199 = call float @llvm.AMDGPU.mul(float %198, float %9) %200 = call float @llvm.AMDGPU.load.const(i32 78) %201 = call float @llvm.AMDGPU.mul(float %200, float %10) %202 = call float @llvm.AMDGPU.load.const(i32 79) %203 = call float @llvm.AMDGPU.mul(float %202, float %11) %204 = call float @llvm.AMDIL.max.(float %186, float 0.000000e+00) %205 = call float @llvm.AMDIL.max.(float %195, float 0.000000e+00) %206 = call float @llvm.pow.f32(float %205, float %84) %207 = fcmp ult float %186, 0.000000e+00 %208 = select i1 %207, float 0.000000e+00, float %206 %209 = call float @llvm.AMDGPU.load.const(i32 72) %210 = fadd float %209, %88 %211 = call float @llvm.AMDGPU.load.const(i32 73) %212 = fadd float %211, %92 %213 = call float @llvm.AMDGPU.load.const(i32 74) %214 = fadd float %213, %96 %215 = call float @llvm.AMDGPU.load.const(i32 75) %216 = fadd float %215, %11 %217 = call float @llvm.AMDIL.mad.(float %204, float %197, float %210) %218 = call float @llvm.AMDIL.mad.(float %204, float %199, float %212) %219 = call float @llvm.AMDIL.mad.(float %204, float %201, float %214) %220 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %221 = call float @llvm.AMDIL.clamp.(float %218, float 0.000000e+00, float 1.000000e+00) %222 = call float @llvm.AMDIL.clamp.(float %219, float 0.000000e+00, float 1.000000e+00) %223 = call float @llvm.AMDGPU.load.const(i32 80) %224 = call float @llvm.AMDIL.mad.(float %208, float %223, float 0.000000e+00) %225 = call float @llvm.AMDGPU.load.const(i32 81) %226 = call float @llvm.AMDIL.mad.(float %208, float %225, float 0.000000e+00) %227 = call float @llvm.AMDGPU.load.const(i32 82) %228 = call float @llvm.AMDIL.mad.(float %208, float %227, float 0.000000e+00) %229 = call float @llvm.AMDIL.clamp.(float %224, float 0.000000e+00, float 1.000000e+00) %230 = call float @llvm.AMDIL.clamp.(float %226, float 0.000000e+00, float 1.000000e+00) %231 = call float @llvm.AMDIL.clamp.(float %228, float 0.000000e+00, float 1.000000e+00) %232 = call float @llvm.AMDIL.fabs.(float %134) %233 = call float @llvm.AMDGPU.load.const(i32 84) %234 = call float @llvm.AMDGPU.load.const(i32 85) %235 = call float @llvm.AMDGPU.load.const(i32 86) %236 = call float @llvm.AMDGPU.load.const(i32 87) %237 = insertelement <4 x float> undef, float %130, i32 0 %238 = insertelement <4 x float> %237, float %132, i32 1 %239 = insertelement <4 x float> %238, float %134, i32 2 %240 = insertelement <4 x float> %239, float %136, i32 3 %241 = insertelement <4 x float> undef, float %233, i32 0 %242 = insertelement <4 x float> %241, float %234, i32 1 %243 = insertelement <4 x float> %242, float %235, i32 2 %244 = insertelement <4 x float> %243, float %236, i32 3 %245 = call float @llvm.AMDGPU.dp4(<4 x float> %240, <4 x float> %244) %246 = call float @llvm.AMDGPU.load.const(i32 88) %247 = call float @llvm.AMDGPU.load.const(i32 89) %248 = call float @llvm.AMDGPU.load.const(i32 90) %249 = call float @llvm.AMDGPU.load.const(i32 91) %250 = insertelement <4 x float> undef, float %130, i32 0 %251 = insertelement <4 x float> %250, float %132, i32 1 %252 = insertelement <4 x float> %251, float %134, i32 2 %253 = insertelement <4 x float> %252, float %136, i32 3 %254 = insertelement <4 x float> undef, float %246, i32 0 %255 = insertelement <4 x float> %254, float %247, i32 1 %256 = insertelement <4 x float> %255, float %248, i32 2 %257 = insertelement <4 x float> %256, float %249, i32 3 %258 = call float @llvm.AMDGPU.dp4(<4 x float> %253, <4 x float> %257) %259 = call float @llvm.AMDGPU.load.const(i32 92) %260 = call float @llvm.AMDGPU.load.const(i32 93) %261 = call float @llvm.AMDGPU.load.const(i32 94) %262 = call float @llvm.AMDGPU.load.const(i32 95) %263 = insertelement <4 x float> undef, float %130, i32 0 %264 = insertelement <4 x float> %263, float %132, i32 1 %265 = insertelement <4 x float> %264, float %134, i32 2 %266 = insertelement <4 x float> %265, float %136, i32 3 %267 = insertelement <4 x float> undef, float %259, i32 0 %268 = insertelement <4 x float> %267, float %260, i32 1 %269 = insertelement <4 x float> %268, float %261, i32 2 %270 = insertelement <4 x float> %269, float %262, i32 3 %271 = call float @llvm.AMDGPU.dp4(<4 x float> %266, <4 x float> %270) %272 = call float @llvm.AMDGPU.load.const(i32 96) %273 = call float @llvm.AMDGPU.load.const(i32 97) %274 = call float @llvm.AMDGPU.load.const(i32 98) %275 = call float @llvm.AMDGPU.load.const(i32 99) %276 = insertelement <4 x float> undef, float %130, i32 0 %277 = insertelement <4 x float> %276, float %132, i32 1 %278 = insertelement <4 x float> %277, float %134, i32 2 %279 = insertelement <4 x float> %278, float %136, i32 3 %280 = insertelement <4 x float> undef, float %272, i32 0 %281 = insertelement <4 x float> %280, float %273, i32 1 %282 = insertelement <4 x float> %281, float %274, i32 2 %283 = insertelement <4 x float> %282, float %275, i32 3 %284 = call float @llvm.AMDGPU.dp4(<4 x float> %279, <4 x float> %283) %285 = call float @llvm.AMDGPU.load.const(i32 100) %286 = call float @llvm.AMDGPU.mul(float %245, float %285) %287 = call float @llvm.AMDGPU.load.const(i32 101) %288 = call float @llvm.AMDGPU.mul(float %245, float %287) %289 = call float @llvm.AMDGPU.load.const(i32 102) %290 = call float @llvm.AMDGPU.mul(float %245, float %289) %291 = call float @llvm.AMDGPU.load.const(i32 103) %292 = call float @llvm.AMDGPU.mul(float %245, float %291) %293 = call float @llvm.AMDGPU.load.const(i32 104) %294 = call float @llvm.AMDIL.mad.(float %258, float %293, float %286) %295 = call float @llvm.AMDGPU.load.const(i32 105) %296 = call float @llvm.AMDIL.mad.(float %258, float %295, float %288) %297 = call float @llvm.AMDGPU.load.const(i32 106) %298 = call float @llvm.AMDIL.mad.(float %258, float %297, float %290) %299 = call float @llvm.AMDGPU.load.const(i32 107) %300 = call float @llvm.AMDIL.mad.(float %258, float %299, float %292) %301 = call float @llvm.AMDGPU.load.const(i32 108) %302 = call float @llvm.AMDIL.mad.(float %271, float %301, float %294) %303 = call float @llvm.AMDGPU.load.const(i32 109) %304 = call float @llvm.AMDIL.mad.(float %271, float %303, float %296) %305 = call float @llvm.AMDGPU.load.const(i32 110) %306 = call float @llvm.AMDIL.mad.(float %271, float %305, float %298) %307 = call float @llvm.AMDGPU.load.const(i32 111) %308 = call float @llvm.AMDIL.mad.(float %271, float %307, float %300) %309 = call float @llvm.AMDGPU.load.const(i32 112) %310 = call float @llvm.AMDIL.mad.(float %284, float %309, float %302) %311 = call float @llvm.AMDGPU.load.const(i32 113) %312 = call float @llvm.AMDIL.mad.(float %284, float %311, float %304) %313 = call float @llvm.AMDGPU.load.const(i32 114) %314 = call float @llvm.AMDIL.mad.(float %284, float %313, float %306) %315 = call float @llvm.AMDGPU.load.const(i32 115) %316 = call float @llvm.AMDIL.mad.(float %284, float %315, float %308) call void @llvm.AMDGPU.store.output(float %41, i32 4) call void @llvm.AMDGPU.store.output(float %43, i32 5) call void @llvm.AMDGPU.store.output(float %45, i32 6) call void @llvm.AMDGPU.store.output(float %47, i32 7) call void @llvm.AMDGPU.store.output(float %220, i32 8) call void @llvm.AMDGPU.store.output(float %221, i32 9) call void @llvm.AMDGPU.store.output(float %222, i32 10) call void @llvm.AMDGPU.store.output(float %100, i32 11) call void @llvm.AMDGPU.store.output(float %229, i32 12) call void @llvm.AMDGPU.store.output(float %230, i32 13) call void @llvm.AMDGPU.store.output(float %231, i32 14) call void @llvm.AMDGPU.store.output(float %104, i32 15) call void @llvm.AMDGPU.store.output(float %232, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %12, i32 20) call void @llvm.AMDGPU.store.output(float %13, i32 21) call void @llvm.AMDGPU.store.output(float %14, i32 22) call void @llvm.AMDGPU.store.output(float %15, i32 23) call void @llvm.AMDGPU.store.output(float %310, i32 24) call void @llvm.AMDGPU.store.output(float %312, i32 25) call void @llvm.AMDGPU.store.output(float %314, i32 26) call void @llvm.AMDGPU.store.output(float %316, i32 27) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T4_W in %vreg0, %T4_Z in %vreg1, %T4_Y in %vreg2, %T4_X in %vreg3, %T3_W in %vreg4, %T3_Z in %vreg5, %T3_Y in %vreg6, %T3_X in %vreg7, %T2_Z in %vreg8, %T2_Y in %vreg9, %T2_X in %vreg10, %T1_W in %vreg11, %T1_Z in %vreg12, %T1_Y in %vreg13, %T1_X in %vreg14 Function Live Outs: %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_W = MOV %T1_X, 0, pred:%noreg %T6_Z = MOV %T1_Y, 0, pred:%noreg %T6_Y = MOV %T1_Z, 0, pred:%noreg %T6_X = MOV %T1_W, 0, pred:%noreg %T1_X = MOV %T2_X, 0, pred:%noreg, %T1_XYZW %T5_X = MOV %T4_X, 0, pred:%noreg %T5_Y = MOV %T4_Y, 0, pred:%noreg %T5_Z = MOV %T4_Z, 0, pred:%noreg %T5_W = MOV %T4_W, 0, pred:%noreg %T2_X = MUL %T6_W, %C14_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_Z, %C15_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_Y, %C16_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T6_W, %C14_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_Z, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_Y, %C16_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MUL %T6_W, %C14_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_Z, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T8_X = MULADD_eg %T6_X, %C17_X, %T2_X, pred:%PRED_SEL_OFF, %T8_XYZW %T4_X = MULADD_eg %T6_Y, %C16_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_X, %C17_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_X, %C17_Z, %T4_X, pred:%PRED_SEL_OFF %T7_X = MOV %T8_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T8_Y, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T8_Z, 0, pred:%noreg, %T7_XYZW %T7_W = MOV %T8_W, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T4_X, 0, pred:%noreg, %T7_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T9_X = MOV %T7_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T7_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T7_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T7_W, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T2_X = DOT4_eg %T9_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T9_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T9_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T9_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T4_W = MUL %T8_X, %T4_Y, pred:%PRED_SEL_OFF, %T8_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_W, 128, pred:%PRED_SEL_OFF %T8_X = ADD %C12_X, %T4_Y, pred:%PRED_SEL_OFF, %T8_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T4_W = ADD %C12_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T10_X = MOV %T8_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T8_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T8_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T8_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T4_W, 0, pred:%noreg, %T10_XYZW %T4_Y = ADD %C12_Z, %T2_X, pred:%PRED_SEL_OFF %T10_Z = MOV %T4_Y, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T9_X = MOV %C4_X, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T2_X = DOT4_eg %T10_X, %T10_X, 32; flags: * %T2_Y = DOT4_eg %T10_Y, %T10_Y, 40; flags: * %T2_Z = DOT4_eg %T10_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T10_W, %T10_W, 8; flags: %T9_Y = MOV %C4_Y, 0, pred:%noreg, %T9_XYZW %T11_X = MOV %C5_X, 0, pred:%noreg, %T11_XYZW %T1_Y = MOV %T2_Y, 0, pred:%noreg, %T1_XYZW %T11_Y = MOV %C5_Y, 0, pred:%noreg, %T11_XYZW %T10_X = MOV %C6_X, 0, pred:%noreg, %T10_XYZW %T9_Z = MOV %C4_Z, 0, pred:%noreg, %T9_XYZW %T1_Z = MOV %T2_Z, 0, pred:%noreg, %T1_XYZW %T2_X = MOV %T2_X, 256, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T11_Z = MOV %C5_Z, 0, pred:%noreg, %T11_XYZW %T10_Y = MOV %C6_Y, 0, pred:%noreg, %T10_XYZW %T12_X = RECIPSQRT_CLAMPED_eg %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T8_X, %T12_X, pred:%PRED_SEL_OFF, %T8_XYZW, %T2_XYZW %T4_W = MUL %T4_W, %T12_X, pred:%PRED_SEL_OFF %T1_W = MOV %T4_Z, 0, pred:%noreg, %T1_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T1_X, %T9_X, %T1_Y, %T9_Y, %T1_Z, %T9_Z, %T1_W, %T9_W * %T8_X = DOT4_eg %T1_X, %T9_X, 32; flags: * %T8_Y = DOT4_eg %T1_Y, %T9_Y, 40; flags: * %T8_Z = DOT4_eg %T1_Z, %T9_Z, 40; flags: * %T8_W = DOT4_eg %T1_W, %T9_W, 8; flags: %T10_Z = MOV %C6_Z, 0, pred:%noreg, %T10_XYZW %T4_Y = MUL %T4_Y, %T12_X, pred:%PRED_SEL_OFF %T11_W = MOV %T4_Z, 0, pred:%noreg, %T11_XYZW BUNDLE %T11_X, %T11_Y, %T11_Z, %T11_W, %T1_X, %T11_X, %T1_Y, %T11_Y, %T1_Z, %T11_Z, %T1_W, %T11_W * %T11_X = DOT4_eg %T1_X, %T11_X, 32; flags: * %T11_Y = DOT4_eg %T1_Y, %T11_Y, 40; flags: * %T11_Z = DOT4_eg %T1_Z, %T11_Z, 40; flags: * %T11_W = DOT4_eg %T1_W, %T11_W, 8; flags: %T11_Y = MUL %T6_W, %C0_X, pred:%PRED_SEL_OFF %T9_X = MOV %C12_X, 0, pred:%noreg, %T9_XYZW %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T1_X, %T10_X, %T1_Y, %T10_Y, %T1_Z, %T10_Z, %T1_W, %T10_W * %T1_X = DOT4_eg %T1_X, %T10_X, 32; flags: * %T1_Y = DOT4_eg %T1_Y, %T10_Y, 40; flags: * %T1_Z = DOT4_eg %T1_Z, %T10_Z, 40; flags: * %T1_W = DOT4_eg %T1_W, %T10_W, 8; flags: %T1_Y = MUL %T6_W, %C0_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T6_Z, %C1_X, %T11_Y, pred:%PRED_SEL_OFF %T8_Y = MOV %T11_X, 0, pred:%noreg, %T8_XYZW %T2_Y = MOV %T4_W, 0, pred:%noreg, %T2_XYZW %T9_Y = MOV %C12_Y, 0, pred:%noreg, %T9_XYZW %T1_W = MUL %T6_W, %C0_Z, pred:%PRED_SEL_OFF %T9_Z = MOV %C12_Z, 0, pred:%noreg, %T9_XYZW %T1_Y = MULADD_eg %T6_Z, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T6_Y, %C2_X, %T1_Z, pred:%PRED_SEL_OFF %T8_Z = MOV %T1_X, 0, pred:%noreg, %T8_XYZW %T2_Z = MOV %T4_Y, 0, pred:%noreg, %T2_XYZW %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T1_Z = MULADD_eg %T6_Z, %C1_Z, %T1_W, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T1_Y = MULADD_eg %T6_Y, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T6_X, %C3_X, %T4_W, pred:%PRED_SEL_OFF %T1_W = MUL %T6_W, %C0_W, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T2_X, %T8_Y, %T2_Y, %T8_Z, %T2_Z, %T8_W, %T2_W * %T2_X = DOT4_eg %T8_X, %T2_X, 32; flags: * %T2_Y = DOT4_eg %T8_Y, %T2_Y, 40; flags: * %T2_Z = DOT4_eg %T8_Z, %T2_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T2_W, 8; flags: %T2_Z = MAX %T2_X, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T9_X, %T8_Y, %T9_Y, %T8_Z, %T9_Z, %T8_W, %T9_W * %T2_X = DOT4_eg %T8_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T8_Y, %T9_Y, 32; flags: * %T2_Z = DOT4_eg %T8_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T9_W, 8; flags: %T1_Z = MULADD_eg %T6_Y, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T2_X = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_Z, %C1_W, %T1_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T6_X, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %C8_X, %C10_X, %C9_X, pred:%PRED_SEL_OFF %T3_X = MUL %C19_X, %T3_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T6_X, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %C8_Y, %C10_Y, %C9_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_Y, %C2_W, %T1_W, pred:%PRED_SEL_OFF %T2_W = ADD %C18_X, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_X, %T3_X, %T2_W, pred:%PRED_SEL_OFF %T4_Y = ADD %C18_Y, %T4_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_X, %C3_W, %T1_W, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %C8_Z, %C10_Z, %C9_Z, pred:%PRED_SEL_OFF %T3_X = LOG_IEEE_eg %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MUL %C19_Y, %T3_Y, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_X, %T2_Z, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C19_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Z = ADD %C18_Z, %T4_W, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T2_X, %T3_Y, %T3_Z, pred:%PRED_SEL_OFF %T3_X = MUL %C7_X, %T3_X, pred:%PRED_SEL_OFF %T2_X = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_W = EXP_IEEE_eg %T3_X, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T2_W, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C20_X, %T4_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C20_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C20_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T4_Y = MUL %T6_W, %C14_W, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T6_Z, %C15_W, %T4_Y, pred:%PRED_SEL_OFF %T10_X = MOV %C21_X, 0, pred:%noreg, %T10_XYZW %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T6_Y, %C16_W, %T4_Y, pred:%PRED_SEL_OFF %T10_Y = MOV %C21_Y, 0, pred:%noreg, %T10_XYZW %T9_X = MOV %C22_X, 0, pred:%noreg, %T9_XYZW %T10_Z = MOV %C21_Z, 0, pred:%noreg, %T10_XYZW %T8_X = MOV %C23_X, 0, pred:%noreg, %T8_XYZW %T11_X = MULADD_eg %T6_X, %C17_W, %T4_Y, pred:%PRED_SEL_OFF %T9_Y = MOV %C22_Y, 0, pred:%noreg, %T9_XYZW %T4_Y = MOV %T4_Z, 0, pred:%noreg %T9_Z = MOV %C22_Z, 0, pred:%noreg, %T9_XYZW %T10_W = MOV %C21_W, 0, pred:%noreg, %T10_XYZW %T8_Y = MOV %C23_Y, 0, pred:%noreg, %T8_XYZW %T6_X = MOV %C24_X, 0, pred:%noreg, %T6_XYZW %T9_W = MOV %C22_W, 0, pred:%noreg, %T9_XYZW %T6_Y = MOV %C24_Y, 0, pred:%noreg, %T6_XYZW %T8_Z = MOV %C23_Z, 0, pred:%noreg, %T8_XYZW %T7_W = MOV %T11_X, 0, pred:%noreg, %T7_XYZW BUNDLE %T10_X, %T10_Y, %T10_Z, %T10_W, %T7_X, %T10_X, %T7_Y, %T10_Y, %T7_Z, %T10_Z, %T7_W, %T10_W * %T10_X = DOT4_eg %T7_X, %T10_X, 32; flags: * %T10_Y = DOT4_eg %T7_Y, %T10_Y, 40; flags: * %T10_Z = DOT4_eg %T7_Z, %T10_Z, 40; flags: * %T10_W = DOT4_eg %T7_W, %T10_W, 8; flags: %T10_Y = MUL %T10_X, %C25_X, pred:%PRED_SEL_OFF %T8_W = MOV %C23_W, 0, pred:%noreg, %T8_XYZW %T6_Z = MOV %C24_Z, 0, pred:%noreg, %T6_XYZW BUNDLE %T9_X, %T9_Y, %T9_Z, %T9_W, %T7_X, %T9_X, %T7_Y, %T9_Y, %T7_Z, %T9_Z, %T7_W, %T9_W * %T9_X = DOT4_eg %T7_X, %T9_X, 32; flags: * %T9_Y = DOT4_eg %T7_Y, %T9_Y, 40; flags: * %T9_Z = DOT4_eg %T7_Z, %T9_Z, 40; flags: * %T9_W = DOT4_eg %T7_W, %T9_W, 8; flags: %T9_Y = MUL %T10_X, %C25_Y, pred:%PRED_SEL_OFF %T9_Z = MULADD_eg %T9_X, %C26_X, %T10_Y, pred:%PRED_SEL_OFF %T6_W = MOV %C24_W, 0, pred:%noreg, %T6_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T8_X = DOT4_eg %T7_X, %T8_X, 32; flags: * %T8_Y = DOT4_eg %T7_Y, %T8_Y, 40; flags: * %T8_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T8_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T8_Y = MUL %T10_X, %C25_Z, pred:%PRED_SEL_OFF %T8_W = MULADD_eg %T9_X, %C26_Y, %T9_Y, pred:%PRED_SEL_OFF %T8_Z = MULADD_eg %T8_X, %C27_X, %T9_Z, pred:%PRED_SEL_OFF BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T7_X, %T6_X, %T7_Y, %T6_Y, %T7_Z, %T6_Z, %T7_W, %T6_W * %T6_X = DOT4_eg %T7_X, %T6_X, 40; flags: * %T6_Y = DOT4_eg %T7_Y, %T6_Y, 40; flags: * %T6_Z = DOT4_eg %T7_Z, %T6_Z, 40; flags: * %T6_W = DOT4_eg %T7_W, %T6_W, 0; flags: %T6_Y = MULADD_eg %T8_X, %C27_Y, %T8_W, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T9_X, %C26_Z, %T8_Y, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_W, %C28_X, %T8_Z, pred:%PRED_SEL_OFF %T7_X = MUL %T10_X, %C25_W, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T9_X, %C26_W, %T7_X, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T8_X, %C27_Z, %T6_Z, pred:%PRED_SEL_OFF %T6_Y = MULADD_eg %T6_W, %C28_Y, %T6_Y, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T8_X, %C27_W, %T7_X, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T6_W, %C28_Z, %T6_Z, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T6_W, %C28_W, %T7_X, pred:%PRED_SEL_OFF RETURN %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 434 dw -- 13 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 80000007 ALU ADDR:14 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00200C90 * INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 8011CCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 8011E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 004280FF * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0036 00120406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0038 8091CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 8091E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0042 0111CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00800090 INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 80920406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0046 0111E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 80122006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 01068002 * INST:0x14 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0050 01120406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0052 80922006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0054 01122006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0056 00000408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80000008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 009FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 801FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 001FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00480090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 001FE008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 801FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 80001CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 009FC08C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 01000010 INST:0x0 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 00000408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00000808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 019FC48C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 60800010 INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 00000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 801FC88C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0125 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 0081440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0135 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 01600C90 INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 21600C90 * INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 40200C90 * INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 00400C91 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 01804390 * INST:0x87 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 001FE008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 001FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0163 60200C90 * INST:0x19 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00012001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 01005F10 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00812401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 21005F00 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 01012801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 018120FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 61005F00 INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 00018404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0177 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 00016001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 01605F10 INST:0xbe DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 00816401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 21605F00 INST:0xbe DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 01016801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 41605F00 INST:0xbe DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 61605F00 INST:0xbe DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 80100C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0187 21600090 * INST:0x1 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 0000008C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0191 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 00014001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 00205F10 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00814401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 01014801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 60205F00 INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 80900C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0201 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 0000000B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 00102806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 4022840B INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:11 REL:0 CHAN:1 NEG:0) 0206 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0207 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 0000048C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 81100C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 00902806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0214 8000088C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0215 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 00104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 60828801 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0220 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0221 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0224 01102806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 402A8C01 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0226 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0229 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00106006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 00228C04 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0232 01900C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 60200090 INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 00004008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 00804408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 01004808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 818040FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00012008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 00812408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 01012808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 01812C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0251 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A1640000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:90 0254 01008402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00540190 INST:0x3 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 01104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0258 81902806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0260 80906006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 20228401 * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0262 80114088 SRC0(SEL:136 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0263 60428089 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:0 NEG:0) 0264 80006093 SRC0(SEL:147 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 81106006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0267 40228801 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0268 80914488 SRC0(SEL:136 REL:0 CHAN:1 NEG:0) SRC1(SEL:138 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20828489 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:1 NEG:0) 0270 81904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0271 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0272 81804092 SRC0(SEL:146 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 60400010 * INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 80006002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 60428C02 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0276 80808492 SRC0(SEL:146 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0277 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 81906006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0280 81114888 SRC0(SEL:136 REL:0 CHAN:2 NEG:0) SRC1(SEL:138 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 60828889 * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:2 NEG:0) 0282 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 00604190 * INST:0x83 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 80806493 SRC0(SEL:147 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 81004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 40428404 * INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0288 81006893 SRC0(SEL:147 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 81808892 SRC0(SEL:146 REL:0 CHAN:2 NEG:0) SRC1(SEL:4 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0291 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0292 80806002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 40628803 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0294 80006087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0295 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0297 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0299 60404090 * INST:0x81 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 81804402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 20636804 * INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0302 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0303 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 80000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0305 C0400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0306 80128403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 00628804 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0308 80928403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0309 40628804 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0310 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0311 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0313 80600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0314 81128403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0315 60628804 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0316 80000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0317 A0600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0318 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0319 C0600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 8191CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0321 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0323 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0324 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0325 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0326 8191E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0327 20828404 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0328 80000095 SRC0(SEL:149 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0329 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 80000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0331 00800C91 * INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 81920406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0333 20828404 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0334 80000495 SRC0(SEL:149 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0336 80000096 SRC0(SEL:150 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0337 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0338 80000895 SRC0(SEL:149 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0339 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0340 80000097 SRC0(SEL:151 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0341 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0342 81922006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0343 01628404 * INST:0x14 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0344 80000496 SRC0(SEL:150 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0345 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0346 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0347 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0348 80000896 SRC0(SEL:150 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0349 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0350 80000C95 SRC0(SEL:149 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0351 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0352 80000497 SRC0(SEL:151 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0353 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0354 80000098 SRC0(SEL:152 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0355 00C00C90 * INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0356 80000C96 SRC0(SEL:150 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0357 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0358 80000498 SRC0(SEL:152 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0359 20C00C90 * INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0360 80000897 SRC0(SEL:151 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0361 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0362 8000000B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0363 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0364 00014007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0365 01405F10 INST:0xbe DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0366 00814407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0367 21405F00 INST:0xbe DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0368 01014807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0369 41405F00 INST:0xbe DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0370 81814C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0371 61405F00 * INST:0xbe DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0372 8013200A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0373 21400090 * INST:0x1 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0374 80000C97 SRC0(SEL:151 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0375 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0376 80000898 SRC0(SEL:152 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0377 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0378 00012007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0379 01205F10 INST:0xbe DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0380 00812407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0381 21205F00 INST:0xbe DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0382 01012807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0383 41205F00 INST:0xbe DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0384 81812C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0385 61205F00 * INST:0xbe DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0386 8093200A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0387 21200090 * INST:0x1 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0388 80134009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0389 4122840A * INST:0x14 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:10 REL:0 CHAN:1 NEG:0) 0390 80000C98 SRC0(SEL:152 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0391 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0392 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0393 01005F10 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0394 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0395 21005F00 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0396 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0397 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0398 81810C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0399 61005F00 * INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0400 8113200A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0401 21000090 * INST:0x1 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0402 80934009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0403 61028409 * INST:0x14 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0404 80136008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:155 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0405 41028809 * INST:0x14 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0406 0000C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0407 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0408 0080C407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0409 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0410 0100C807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0411 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0412 8180CC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:6 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0413 60C05F10 * INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0414 80936008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:155 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0415 20C28C08 * INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:3 NEG:0) 0416 81134009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0417 40C28408 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:1 NEG:0) 0418 80138C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:156 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0419 00C28808 * INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:2 NEG:0) 0420 8193200A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0421 00E00090 * INST:0x1 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0422 81934009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0423 00E28007 * INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0424 81136008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:155 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0425 40C28806 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0426 80938C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:156 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0427 20C28406 * INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:1 NEG:0) 0428 81936008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:155 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0429 00E28007 * INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0430 81138C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:156 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0431 40C28806 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0432 81938C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:156 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0433 60C28007 * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95210688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:2 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL OUT[6], GENERIC[2] DCL CONST[0..8] DCL CONST[10..34] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[4], IN[0].xxxx, CONST[12] 13: MAD TEMP[4], IN[0].yyyy, CONST[13], TEMP[4] 14: MAD TEMP[4], IN[0].zzzz, CONST[14], TEMP[4] 15: MAD TEMP[4], IN[0].wwww, CONST[15], TEMP[4] 16: DP3 TEMP[5].x, TEMP[4], TEMP[4] 17: RSQ TEMP[5].x, TEMP[5] 18: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 19: SUB TEMP[5], CONST[10], TEMP[6] 20: DP3 TEMP[7].x, TEMP[5], TEMP[5] 21: RSQ TEMP[7].x, TEMP[7] 22: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 23: DP3 TEMP[1].x, TEMP[0], CONST[10] 24: DP3 TEMP[1].y, TEMP[0], TEMP[5] 25: LIT TEMP[8], TEMP[1] 26: ADD TEMP[2], CONST[16], TEMP[2] 27: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, CONST[17], TEMP[2] 28: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[18], TEMP[3] 29: ABS OUT[3].x, TEMP[4].zzzz 30: MOV OUT[3].yzw, IMM[0].xxxy 31: MOV OUT[4], IN[2] 32: DP4 TEMP[8].x, TEMP[4], CONST[19] 33: DP4 TEMP[8].y, TEMP[4], CONST[20] 34: DP4 TEMP[8].z, TEMP[4], CONST[21] 35: DP4 TEMP[8].w, TEMP[4], CONST[22] 36: MUL TEMP[1], TEMP[8].xxxx, CONST[23] 37: MAD TEMP[1], TEMP[8].yyyy, CONST[24], TEMP[1] 38: MAD TEMP[1], TEMP[8].zzzz, CONST[25], TEMP[1] 39: MAD OUT[5], TEMP[8].wwww, CONST[26], TEMP[1] 40: DP4 TEMP[8].x, TEMP[4], CONST[27] 41: DP4 TEMP[8].y, TEMP[4], CONST[28] 42: DP4 TEMP[8].z, TEMP[4], CONST[29] 43: DP4 TEMP[8].w, TEMP[4], CONST[30] 44: MUL TEMP[1], TEMP[8].xxxx, CONST[31] 45: MAD TEMP[1], TEMP[8].yyyy, CONST[32], TEMP[1] 46: MAD TEMP[1], TEMP[8].zzzz, CONST[33], TEMP[1] 47: MAD OUT[6], TEMP[8].wwww, CONST[34], TEMP[1] 48: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = call float @llvm.AMDGPU.load.const(i32 28) %81 = call float @llvm.AMDGPU.load.const(i32 32) %82 = call float @llvm.AMDGPU.load.const(i32 33) %83 = call float @llvm.AMDGPU.load.const(i32 34) %84 = call float @llvm.AMDGPU.load.const(i32 35) %85 = call float @llvm.AMDIL.clamp.(float %81, float 0.000000e+00, float 1.000000e+00) %86 = call float @llvm.AMDIL.clamp.(float %82, float 0.000000e+00, float 1.000000e+00) %87 = call float @llvm.AMDIL.clamp.(float %83, float 0.000000e+00, float 1.000000e+00) %88 = call float @llvm.AMDIL.clamp.(float %84, float 0.000000e+00, float 1.000000e+00) %89 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %90 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %91 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDGPU.load.const(i32 48) %94 = call float @llvm.AMDGPU.mul(float %0, float %93) %95 = call float @llvm.AMDGPU.load.const(i32 49) %96 = call float @llvm.AMDGPU.mul(float %0, float %95) %97 = call float @llvm.AMDGPU.load.const(i32 50) %98 = call float @llvm.AMDGPU.mul(float %0, float %97) %99 = call float @llvm.AMDGPU.load.const(i32 51) %100 = call float @llvm.AMDGPU.mul(float %0, float %99) %101 = call float @llvm.AMDGPU.load.const(i32 52) %102 = call float @llvm.AMDIL.mad.(float %1, float %101, float %94) %103 = call float @llvm.AMDGPU.load.const(i32 53) %104 = call float @llvm.AMDIL.mad.(float %1, float %103, float %96) %105 = call float @llvm.AMDGPU.load.const(i32 54) %106 = call float @llvm.AMDIL.mad.(float %1, float %105, float %98) %107 = call float @llvm.AMDGPU.load.const(i32 55) %108 = call float @llvm.AMDIL.mad.(float %1, float %107, float %100) %109 = call float @llvm.AMDGPU.load.const(i32 56) %110 = call float @llvm.AMDIL.mad.(float %2, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 57) %112 = call float @llvm.AMDIL.mad.(float %2, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 58) %114 = call float @llvm.AMDIL.mad.(float %2, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 59) %116 = call float @llvm.AMDIL.mad.(float %2, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 60) %118 = call float @llvm.AMDIL.mad.(float %3, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 61) %120 = call float @llvm.AMDIL.mad.(float %3, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 62) %122 = call float @llvm.AMDIL.mad.(float %3, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 63) %124 = call float @llvm.AMDIL.mad.(float %3, float %123, float %116) %125 = insertelement <4 x float> undef, float %118, i32 0 %126 = insertelement <4 x float> %125, float %120, i32 1 %127 = insertelement <4 x float> %126, float %122, i32 2 %128 = insertelement <4 x float> %127, float 0.000000e+00, i32 3 %129 = insertelement <4 x float> undef, float %118, i32 0 %130 = insertelement <4 x float> %129, float %120, i32 1 %131 = insertelement <4 x float> %130, float %122, i32 2 %132 = insertelement <4 x float> %131, float 0.000000e+00, i32 3 %133 = call float @llvm.AMDGPU.dp4(<4 x float> %128, <4 x float> %132) %134 = call float @llvm.AMDIL.fabs.(float %133) %135 = call float @llvm.AMDGPU.rsq(float %134) %136 = call float @llvm.AMDGPU.mul(float %118, float %135) %137 = call float @llvm.AMDGPU.mul(float %120, float %135) %138 = call float @llvm.AMDGPU.mul(float %122, float %135) %139 = call float @llvm.AMDGPU.mul(float %124, float %135) %140 = call float @llvm.AMDGPU.load.const(i32 40) %141 = fsub float %140, %136 %142 = call float @llvm.AMDGPU.load.const(i32 41) %143 = fsub float %142, %137 %144 = call float @llvm.AMDGPU.load.const(i32 42) %145 = fsub float %144, %138 %146 = call float @llvm.AMDGPU.load.const(i32 43) %147 = fsub float %146, %139 %148 = insertelement <4 x float> undef, float %141, i32 0 %149 = insertelement <4 x float> %148, float %143, i32 1 %150 = insertelement <4 x float> %149, float %145, i32 2 %151 = insertelement <4 x float> %150, float 0.000000e+00, i32 3 %152 = insertelement <4 x float> undef, float %141, i32 0 %153 = insertelement <4 x float> %152, float %143, i32 1 %154 = insertelement <4 x float> %153, float %145, i32 2 %155 = insertelement <4 x float> %154, float 0.000000e+00, i32 3 %156 = call float @llvm.AMDGPU.dp4(<4 x float> %151, <4 x float> %155) %157 = call float @llvm.AMDIL.fabs.(float %156) %158 = call float @llvm.AMDGPU.rsq(float %157) %159 = call float @llvm.AMDGPU.mul(float %141, float %158) %160 = call float @llvm.AMDGPU.mul(float %143, float %158) %161 = call float @llvm.AMDGPU.mul(float %145, float %158) %162 = call float @llvm.AMDGPU.mul(float %147, float %158) %163 = call float @llvm.AMDGPU.load.const(i32 40) %164 = call float @llvm.AMDGPU.load.const(i32 41) %165 = call float @llvm.AMDGPU.load.const(i32 42) %166 = insertelement <4 x float> undef, float %55, i32 0 %167 = insertelement <4 x float> %166, float %67, i32 1 %168 = insertelement <4 x float> %167, float %79, i32 2 %169 = insertelement <4 x float> %168, float 0.000000e+00, i32 3 %170 = insertelement <4 x float> undef, float %163, i32 0 %171 = insertelement <4 x float> %170, float %164, i32 1 %172 = insertelement <4 x float> %171, float %165, i32 2 %173 = insertelement <4 x float> %172, float 0.000000e+00, i32 3 %174 = call float @llvm.AMDGPU.dp4(<4 x float> %169, <4 x float> %173) %175 = insertelement <4 x float> undef, float %55, i32 0 %176 = insertelement <4 x float> %175, float %67, i32 1 %177 = insertelement <4 x float> %176, float %79, i32 2 %178 = insertelement <4 x float> %177, float 0.000000e+00, i32 3 %179 = insertelement <4 x float> undef, float %159, i32 0 %180 = insertelement <4 x float> %179, float %160, i32 1 %181 = insertelement <4 x float> %180, float %161, i32 2 %182 = insertelement <4 x float> %181, float 0.000000e+00, i32 3 %183 = call float @llvm.AMDGPU.dp4(<4 x float> %178, <4 x float> %182) %184 = call float @llvm.AMDIL.max.(float %174, float 0.000000e+00) %185 = call float @llvm.AMDIL.max.(float %183, float 0.000000e+00) %186 = call float @llvm.pow.f32(float %185, float %80) %187 = fcmp ult float %174, 0.000000e+00 %188 = select i1 %187, float 0.000000e+00, float %186 %189 = call float @llvm.AMDGPU.load.const(i32 64) %190 = fadd float %189, %81 %191 = call float @llvm.AMDGPU.load.const(i32 65) %192 = fadd float %191, %82 %193 = call float @llvm.AMDGPU.load.const(i32 66) %194 = fadd float %193, %83 %195 = call float @llvm.AMDGPU.load.const(i32 67) %196 = fadd float %195, %84 %197 = call float @llvm.AMDGPU.load.const(i32 68) %198 = call float @llvm.AMDIL.mad.(float %184, float %197, float %190) %199 = call float @llvm.AMDGPU.load.const(i32 69) %200 = call float @llvm.AMDIL.mad.(float %184, float %199, float %192) %201 = call float @llvm.AMDGPU.load.const(i32 70) %202 = call float @llvm.AMDIL.mad.(float %184, float %201, float %194) %203 = call float @llvm.AMDIL.clamp.(float %198, float 0.000000e+00, float 1.000000e+00) %204 = call float @llvm.AMDIL.clamp.(float %200, float 0.000000e+00, float 1.000000e+00) %205 = call float @llvm.AMDIL.clamp.(float %202, float 0.000000e+00, float 1.000000e+00) %206 = call float @llvm.AMDGPU.load.const(i32 72) %207 = call float @llvm.AMDIL.mad.(float %188, float %206, float 0.000000e+00) %208 = call float @llvm.AMDGPU.load.const(i32 73) %209 = call float @llvm.AMDIL.mad.(float %188, float %208, float 0.000000e+00) %210 = call float @llvm.AMDGPU.load.const(i32 74) %211 = call float @llvm.AMDIL.mad.(float %188, float %210, float 0.000000e+00) %212 = call float @llvm.AMDIL.clamp.(float %207, float 0.000000e+00, float 1.000000e+00) %213 = call float @llvm.AMDIL.clamp.(float %209, float 0.000000e+00, float 1.000000e+00) %214 = call float @llvm.AMDIL.clamp.(float %211, float 0.000000e+00, float 1.000000e+00) %215 = call float @llvm.AMDIL.fabs.(float %122) %216 = call float @llvm.AMDGPU.load.const(i32 76) %217 = call float @llvm.AMDGPU.load.const(i32 77) %218 = call float @llvm.AMDGPU.load.const(i32 78) %219 = call float @llvm.AMDGPU.load.const(i32 79) %220 = insertelement <4 x float> undef, float %118, i32 0 %221 = insertelement <4 x float> %220, float %120, i32 1 %222 = insertelement <4 x float> %221, float %122, i32 2 %223 = insertelement <4 x float> %222, float %124, i32 3 %224 = insertelement <4 x float> undef, float %216, i32 0 %225 = insertelement <4 x float> %224, float %217, i32 1 %226 = insertelement <4 x float> %225, float %218, i32 2 %227 = insertelement <4 x float> %226, float %219, i32 3 %228 = call float @llvm.AMDGPU.dp4(<4 x float> %223, <4 x float> %227) %229 = call float @llvm.AMDGPU.load.const(i32 80) %230 = call float @llvm.AMDGPU.load.const(i32 81) %231 = call float @llvm.AMDGPU.load.const(i32 82) %232 = call float @llvm.AMDGPU.load.const(i32 83) %233 = insertelement <4 x float> undef, float %118, i32 0 %234 = insertelement <4 x float> %233, float %120, i32 1 %235 = insertelement <4 x float> %234, float %122, i32 2 %236 = insertelement <4 x float> %235, float %124, i32 3 %237 = insertelement <4 x float> undef, float %229, i32 0 %238 = insertelement <4 x float> %237, float %230, i32 1 %239 = insertelement <4 x float> %238, float %231, i32 2 %240 = insertelement <4 x float> %239, float %232, i32 3 %241 = call float @llvm.AMDGPU.dp4(<4 x float> %236, <4 x float> %240) %242 = call float @llvm.AMDGPU.load.const(i32 84) %243 = call float @llvm.AMDGPU.load.const(i32 85) %244 = call float @llvm.AMDGPU.load.const(i32 86) %245 = call float @llvm.AMDGPU.load.const(i32 87) %246 = insertelement <4 x float> undef, float %118, i32 0 %247 = insertelement <4 x float> %246, float %120, i32 1 %248 = insertelement <4 x float> %247, float %122, i32 2 %249 = insertelement <4 x float> %248, float %124, i32 3 %250 = insertelement <4 x float> undef, float %242, i32 0 %251 = insertelement <4 x float> %250, float %243, i32 1 %252 = insertelement <4 x float> %251, float %244, i32 2 %253 = insertelement <4 x float> %252, float %245, i32 3 %254 = call float @llvm.AMDGPU.dp4(<4 x float> %249, <4 x float> %253) %255 = call float @llvm.AMDGPU.load.const(i32 88) %256 = call float @llvm.AMDGPU.load.const(i32 89) %257 = call float @llvm.AMDGPU.load.const(i32 90) %258 = call float @llvm.AMDGPU.load.const(i32 91) %259 = insertelement <4 x float> undef, float %118, i32 0 %260 = insertelement <4 x float> %259, float %120, i32 1 %261 = insertelement <4 x float> %260, float %122, i32 2 %262 = insertelement <4 x float> %261, float %124, i32 3 %263 = insertelement <4 x float> undef, float %255, i32 0 %264 = insertelement <4 x float> %263, float %256, i32 1 %265 = insertelement <4 x float> %264, float %257, i32 2 %266 = insertelement <4 x float> %265, float %258, i32 3 %267 = call float @llvm.AMDGPU.dp4(<4 x float> %262, <4 x float> %266) %268 = call float @llvm.AMDGPU.load.const(i32 92) %269 = call float @llvm.AMDGPU.mul(float %228, float %268) %270 = call float @llvm.AMDGPU.load.const(i32 93) %271 = call float @llvm.AMDGPU.mul(float %228, float %270) %272 = call float @llvm.AMDGPU.load.const(i32 94) %273 = call float @llvm.AMDGPU.mul(float %228, float %272) %274 = call float @llvm.AMDGPU.load.const(i32 95) %275 = call float @llvm.AMDGPU.mul(float %228, float %274) %276 = call float @llvm.AMDGPU.load.const(i32 96) %277 = call float @llvm.AMDIL.mad.(float %241, float %276, float %269) %278 = call float @llvm.AMDGPU.load.const(i32 97) %279 = call float @llvm.AMDIL.mad.(float %241, float %278, float %271) %280 = call float @llvm.AMDGPU.load.const(i32 98) %281 = call float @llvm.AMDIL.mad.(float %241, float %280, float %273) %282 = call float @llvm.AMDGPU.load.const(i32 99) %283 = call float @llvm.AMDIL.mad.(float %241, float %282, float %275) %284 = call float @llvm.AMDGPU.load.const(i32 100) %285 = call float @llvm.AMDIL.mad.(float %254, float %284, float %277) %286 = call float @llvm.AMDGPU.load.const(i32 101) %287 = call float @llvm.AMDIL.mad.(float %254, float %286, float %279) %288 = call float @llvm.AMDGPU.load.const(i32 102) %289 = call float @llvm.AMDIL.mad.(float %254, float %288, float %281) %290 = call float @llvm.AMDGPU.load.const(i32 103) %291 = call float @llvm.AMDIL.mad.(float %254, float %290, float %283) %292 = call float @llvm.AMDGPU.load.const(i32 104) %293 = call float @llvm.AMDIL.mad.(float %267, float %292, float %285) %294 = call float @llvm.AMDGPU.load.const(i32 105) %295 = call float @llvm.AMDIL.mad.(float %267, float %294, float %287) %296 = call float @llvm.AMDGPU.load.const(i32 106) %297 = call float @llvm.AMDIL.mad.(float %267, float %296, float %289) %298 = call float @llvm.AMDGPU.load.const(i32 107) %299 = call float @llvm.AMDIL.mad.(float %267, float %298, float %291) %300 = call float @llvm.AMDGPU.load.const(i32 108) %301 = call float @llvm.AMDGPU.load.const(i32 109) %302 = call float @llvm.AMDGPU.load.const(i32 110) %303 = call float @llvm.AMDGPU.load.const(i32 111) %304 = insertelement <4 x float> undef, float %118, i32 0 %305 = insertelement <4 x float> %304, float %120, i32 1 %306 = insertelement <4 x float> %305, float %122, i32 2 %307 = insertelement <4 x float> %306, float %124, i32 3 %308 = insertelement <4 x float> undef, float %300, i32 0 %309 = insertelement <4 x float> %308, float %301, i32 1 %310 = insertelement <4 x float> %309, float %302, i32 2 %311 = insertelement <4 x float> %310, float %303, i32 3 %312 = call float @llvm.AMDGPU.dp4(<4 x float> %307, <4 x float> %311) %313 = call float @llvm.AMDGPU.load.const(i32 112) %314 = call float @llvm.AMDGPU.load.const(i32 113) %315 = call float @llvm.AMDGPU.load.const(i32 114) %316 = call float @llvm.AMDGPU.load.const(i32 115) %317 = insertelement <4 x float> undef, float %118, i32 0 %318 = insertelement <4 x float> %317, float %120, i32 1 %319 = insertelement <4 x float> %318, float %122, i32 2 %320 = insertelement <4 x float> %319, float %124, i32 3 %321 = insertelement <4 x float> undef, float %313, i32 0 %322 = insertelement <4 x float> %321, float %314, i32 1 %323 = insertelement <4 x float> %322, float %315, i32 2 %324 = insertelement <4 x float> %323, float %316, i32 3 %325 = call float @llvm.AMDGPU.dp4(<4 x float> %320, <4 x float> %324) %326 = call float @llvm.AMDGPU.load.const(i32 116) %327 = call float @llvm.AMDGPU.load.const(i32 117) %328 = call float @llvm.AMDGPU.load.const(i32 118) %329 = call float @llvm.AMDGPU.load.const(i32 119) %330 = insertelement <4 x float> undef, float %118, i32 0 %331 = insertelement <4 x float> %330, float %120, i32 1 %332 = insertelement <4 x float> %331, float %122, i32 2 %333 = insertelement <4 x float> %332, float %124, i32 3 %334 = insertelement <4 x float> undef, float %326, i32 0 %335 = insertelement <4 x float> %334, float %327, i32 1 %336 = insertelement <4 x float> %335, float %328, i32 2 %337 = insertelement <4 x float> %336, float %329, i32 3 %338 = call float @llvm.AMDGPU.dp4(<4 x float> %333, <4 x float> %337) %339 = call float @llvm.AMDGPU.load.const(i32 120) %340 = call float @llvm.AMDGPU.load.const(i32 121) %341 = call float @llvm.AMDGPU.load.const(i32 122) %342 = call float @llvm.AMDGPU.load.const(i32 123) %343 = insertelement <4 x float> undef, float %118, i32 0 %344 = insertelement <4 x float> %343, float %120, i32 1 %345 = insertelement <4 x float> %344, float %122, i32 2 %346 = insertelement <4 x float> %345, float %124, i32 3 %347 = insertelement <4 x float> undef, float %339, i32 0 %348 = insertelement <4 x float> %347, float %340, i32 1 %349 = insertelement <4 x float> %348, float %341, i32 2 %350 = insertelement <4 x float> %349, float %342, i32 3 %351 = call float @llvm.AMDGPU.dp4(<4 x float> %346, <4 x float> %350) %352 = call float @llvm.AMDGPU.load.const(i32 124) %353 = call float @llvm.AMDGPU.mul(float %312, float %352) %354 = call float @llvm.AMDGPU.load.const(i32 125) %355 = call float @llvm.AMDGPU.mul(float %312, float %354) %356 = call float @llvm.AMDGPU.load.const(i32 126) %357 = call float @llvm.AMDGPU.mul(float %312, float %356) %358 = call float @llvm.AMDGPU.load.const(i32 127) %359 = call float @llvm.AMDGPU.mul(float %312, float %358) %360 = call float @llvm.AMDGPU.load.const(i32 128) %361 = call float @llvm.AMDIL.mad.(float %325, float %360, float %353) %362 = call float @llvm.AMDGPU.load.const(i32 129) %363 = call float @llvm.AMDIL.mad.(float %325, float %362, float %355) %364 = call float @llvm.AMDGPU.load.const(i32 130) %365 = call float @llvm.AMDIL.mad.(float %325, float %364, float %357) %366 = call float @llvm.AMDGPU.load.const(i32 131) %367 = call float @llvm.AMDIL.mad.(float %325, float %366, float %359) %368 = call float @llvm.AMDGPU.load.const(i32 132) %369 = call float @llvm.AMDIL.mad.(float %338, float %368, float %361) %370 = call float @llvm.AMDGPU.load.const(i32 133) %371 = call float @llvm.AMDIL.mad.(float %338, float %370, float %363) %372 = call float @llvm.AMDGPU.load.const(i32 134) %373 = call float @llvm.AMDIL.mad.(float %338, float %372, float %365) %374 = call float @llvm.AMDGPU.load.const(i32 135) %375 = call float @llvm.AMDIL.mad.(float %338, float %374, float %367) %376 = call float @llvm.AMDGPU.load.const(i32 136) %377 = call float @llvm.AMDIL.mad.(float %351, float %376, float %369) %378 = call float @llvm.AMDGPU.load.const(i32 137) %379 = call float @llvm.AMDIL.mad.(float %351, float %378, float %371) %380 = call float @llvm.AMDGPU.load.const(i32 138) %381 = call float @llvm.AMDIL.mad.(float %351, float %380, float %373) %382 = call float @llvm.AMDGPU.load.const(i32 139) %383 = call float @llvm.AMDIL.mad.(float %351, float %382, float %375) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %203, i32 8) call void @llvm.AMDGPU.store.output(float %204, i32 9) call void @llvm.AMDGPU.store.output(float %205, i32 10) call void @llvm.AMDGPU.store.output(float %88, i32 11) call void @llvm.AMDGPU.store.output(float %212, i32 12) call void @llvm.AMDGPU.store.output(float %213, i32 13) call void @llvm.AMDGPU.store.output(float %214, i32 14) call void @llvm.AMDGPU.store.output(float %92, i32 15) call void @llvm.AMDGPU.store.output(float %215, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) call void @llvm.AMDGPU.store.output(float %293, i32 24) call void @llvm.AMDGPU.store.output(float %295, i32 25) call void @llvm.AMDGPU.store.output(float %297, i32 26) call void @llvm.AMDGPU.store.output(float %299, i32 27) call void @llvm.AMDGPU.store.output(float %377, i32 28) call void @llvm.AMDGPU.store.output(float %379, i32 29) call void @llvm.AMDGPU.store.output(float %381, i32 30) call void @llvm.AMDGPU.store.output(float %383, i32 31) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6, %T1_W in %vreg7, %T1_Z in %vreg8, %T1_Y in %vreg9, %T1_X in %vreg10 Function Live Outs: %T7_W %T7_Z %T7_Y %T7_X %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T4_W = MOV %T1_X, 0, pred:%noreg %T6_X = MOV %T1_Y, 0, pred:%noreg %T6_Y = MOV %T1_Z, 0, pred:%noreg %T4_Y = MOV %T1_W, 0, pred:%noreg %T1_X = MOV %T2_X, 0, pred:%noreg, %T1_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T2_X = MUL %T4_W, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_X, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_Y, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T4_W, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_X, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_Y, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T4_W, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_X, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T4_Y, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T6_Y, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T4_Y, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T4_Y, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T7_X = MOV %T3_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T3_Y, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T3_Z, 0, pred:%noreg, %T7_XYZW %T7_W = MOV %T3_W, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T4_X, 0, pred:%noreg, %T7_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T8_X = MOV %T7_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T7_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T7_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T7_W, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T8_Y, %T8_Z, %T8_W * %T2_X = DOT4_eg %T8_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T8_Y, %T8_Y, 40; flags: * %T2_Z = DOT4_eg %T8_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T8_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T6_Z = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T6_Z, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MUL %T2_X, %T6_Z, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T6_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 128, pred:%PRED_SEL_OFF %T3_X = ADD %C10_X, %T3_X, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T6_W = ADD %C10_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T9_X = MOV %T3_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T3_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T3_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T6_W, 0, pred:%noreg, %T9_XYZW %T6_Z = ADD %C10_Z, %T2_X, pred:%PRED_SEL_OFF %T9_Z = MOV %T6_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T8_X = MOV %C4_X, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T2_X = DOT4_eg %T9_X, %T9_X, 32; flags: * %T2_Y = DOT4_eg %T9_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T9_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T9_W, 8; flags: %T8_Y = MOV %C4_Y, 0, pred:%noreg, %T8_XYZW %T10_X = MOV %C5_X, 0, pred:%noreg, %T10_XYZW %T1_Y = MOV %T2_Y, 0, pred:%noreg, %T1_XYZW %T10_Y = MOV %C5_Y, 0, pred:%noreg, %T10_XYZW %T9_X = MOV %C6_X, 0, pred:%noreg, %T9_XYZW %T8_Z = MOV %C4_Z, 0, pred:%noreg, %T8_XYZW %T1_Z = MOV %T2_Z, 0, pred:%noreg, %T1_XYZW %T2_X = MOV %T2_X, 256, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T10_Z = MOV %C5_Z, 0, pred:%noreg, %T10_XYZW %T9_Y = MOV %C6_Y, 0, pred:%noreg, %T9_XYZW %T11_X = RECIPSQRT_CLAMPED_eg %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T3_X, %T11_X, pred:%PRED_SEL_OFF, %T3_XYZW, %T2_XYZW %T6_W = MUL %T6_W, %T11_X, pred:%PRED_SEL_OFF %T1_W = MOV %T4_Z, 0, pred:%noreg, %T1_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T1_X, %T8_X, %T1_Y, %T8_Y, %T1_Z, %T8_Z, %T1_W, %T8_W * %T3_X = DOT4_eg %T1_X, %T8_X, 32; flags: * %T3_Y = DOT4_eg %T1_Y, %T8_Y, 40; flags: * %T3_Z = DOT4_eg %T1_Z, %T8_Z, 40; flags: * %T3_W = DOT4_eg %T1_W, %T8_W, 8; flags: %T9_Z = MOV %C6_Z, 0, pred:%noreg, %T9_XYZW %T6_Z = MUL %T6_Z, %T11_X, pred:%PRED_SEL_OFF %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T10_X, %T10_Y, %T10_Z, %T10_W, %T1_X, %T10_X, %T1_Y, %T10_Y, %T1_Z, %T10_Z, %T1_W, %T10_W * %T10_X = DOT4_eg %T1_X, %T10_X, 32; flags: * %T10_Y = DOT4_eg %T1_Y, %T10_Y, 40; flags: * %T10_Z = DOT4_eg %T1_Z, %T10_Z, 40; flags: * %T10_W = DOT4_eg %T1_W, %T10_W, 8; flags: %T10_Y = MUL %T4_W, %C0_X, pred:%PRED_SEL_OFF %T8_X = MOV %C10_X, 0, pred:%noreg, %T8_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T1_X, %T9_X, %T1_Y, %T9_Y, %T1_Z, %T9_Z, %T1_W, %T9_W * %T1_X = DOT4_eg %T1_X, %T9_X, 32; flags: * %T1_Y = DOT4_eg %T1_Y, %T9_Y, 40; flags: * %T1_Z = DOT4_eg %T1_Z, %T9_Z, 40; flags: * %T1_W = DOT4_eg %T1_W, %T9_W, 8; flags: %T1_Y = MUL %T4_W, %C0_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T6_X, %C1_X, %T10_Y, pred:%PRED_SEL_OFF %T3_Y = MOV %T10_X, 0, pred:%noreg, %T3_XYZW %T2_Y = MOV %T6_W, 0, pred:%noreg, %T2_XYZW %T8_Y = MOV %C10_Y, 0, pred:%noreg, %T8_XYZW %T1_W = MUL %T4_W, %C0_Z, pred:%PRED_SEL_OFF %T8_Z = MOV %C10_Z, 0, pred:%noreg, %T8_XYZW %T1_Y = MULADD_eg %T6_X, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T6_Y, %C2_X, %T1_Z, pred:%PRED_SEL_OFF %T3_Z = MOV %T1_X, 0, pred:%noreg, %T3_XYZW %T2_Z = MOV %T6_Z, 0, pred:%noreg, %T2_XYZW %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T1_Z = MULADD_eg %T6_X, %C1_Z, %T1_W, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T1_Y = MULADD_eg %T6_Y, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T4_Y, %C3_X, %T6_W, pred:%PRED_SEL_OFF %T6_Z = MUL %T4_W, %C0_W, pred:%PRED_SEL_OFF %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T3_X, %T2_X, %T3_Y, %T2_Y, %T3_Z, %T2_Z, %T3_W, %T2_W * %T1_X = DOT4_eg %T3_X, %T2_X, 40; flags: * %T1_Y = DOT4_eg %T3_Y, %T2_Y, 40; flags: * %T1_Z = DOT4_eg %T3_Z, %T2_Z, 40; flags: * %T1_W = DOT4_eg %T3_W, %T2_W, 0; flags: %T1_W = MAX %T1_W, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T8_X, %T3_Y, %T8_Y, %T3_Z, %T8_Z, %T3_W, %T8_W * %T2_X = DOT4_eg %T3_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T3_Y, %T8_Y, 32; flags: * %T2_Z = DOT4_eg %T3_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T3_W, %T8_W, 8; flags: %T1_Z = MULADD_eg %T6_Y, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_X, %C1_W, %T6_Z, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T4_Y, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T4_Y, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T6_Y, %C2_W, %T2_X, pred:%PRED_SEL_OFF %T3_Y = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T2_X = LOG_IEEE_eg %T1_W, pred:%PRED_SEL_OFF %T2_W = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T4_Y, %C3_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %C17_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C7_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_Z, %C17_Y, %T2_W, pred:%PRED_SEL_OFF %T3_Z = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %C17_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_X = EXP_IEEE_eg %T3_Y, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T3_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T6_Z = MUL %T4_W, %C12_W, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_X, %C13_W, %T6_Z, pred:%PRED_SEL_OFF %T11_X = MOV %C19_X, 0, pred:%noreg, %T11_XYZW %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_Y, %C14_W, %T6_X, pred:%PRED_SEL_OFF %T11_Y = MOV %C19_Y, 0, pred:%noreg, %T11_XYZW %T12_X = MOV %C20_X, 0, pred:%noreg, %T12_XYZW %T12_Y = MOV %C20_Y, 0, pred:%noreg, %T12_XYZW %T13_X = MOV %C21_X, 0, pred:%noreg, %T13_XYZW %T14_X = MULADD_eg %T4_Y, %C15_W, %T6_X, pred:%PRED_SEL_OFF %T11_Z = MOV %C19_Z, 0, pred:%noreg, %T11_XYZW %T4_Y = MOV %T4_Z, 0, pred:%noreg %T6_X = MOV %C22_X, 0, pred:%noreg, %T6_XYZW %T12_Z = MOV %C20_Z, 0, pred:%noreg, %T12_XYZW %T13_Y = MOV %C21_Y, 0, pred:%noreg, %T13_XYZW %T11_W = MOV %C19_W, 0, pred:%noreg, %T11_XYZW %T13_Z = MOV %C21_Z, 0, pred:%noreg, %T13_XYZW %T6_Y = MOV %C22_Y, 0, pred:%noreg, %T6_XYZW %T9_X = MOV %C27_X, 0, pred:%noreg, %T9_XYZW %T12_W = MOV %C20_W, 0, pred:%noreg, %T12_XYZW %T9_Y = MOV %C27_Y, 0, pred:%noreg, %T9_XYZW %T13_W = MOV %C21_W, 0, pred:%noreg, %T13_XYZW %T6_Z = MOV %C22_Z, 0, pred:%noreg, %T6_XYZW %T8_X = MOV %C28_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %C28_Y, 0, pred:%noreg, %T8_XYZW %T9_Z = MOV %C27_Z, 0, pred:%noreg, %T9_XYZW %T6_W = MOV %C22_W, 0, pred:%noreg, %T6_XYZW %T10_X = MOV %C29_X, 0, pred:%noreg, %T10_XYZW %T7_W = MOV %T14_X, 0, pred:%noreg, %T7_XYZW BUNDLE %T14_X, %T14_Y, %T14_Z, %T14_W, %T7_X, %T11_X, %T7_Y, %T11_Y, %T7_Z, %T11_Z, %T7_W, %T11_W * %T14_X = DOT4_eg %T7_X, %T11_X, 32; flags: * %T14_Y = DOT4_eg %T7_Y, %T11_Y, 40; flags: * %T14_Z = DOT4_eg %T7_Z, %T11_Z, 40; flags: * %T14_W = DOT4_eg %T7_W, %T11_W, 8; flags: %T11_X = MUL %T14_X, %C23_X, pred:%PRED_SEL_OFF %T14_Y = MUL %T14_X, %C23_Y, pred:%PRED_SEL_OFF BUNDLE %T12_X, %T12_Y, %T12_Z, %T12_W, %T7_X, %T12_X, %T7_Y, %T12_Y, %T7_Z, %T12_Z, %T7_W, %T12_W * %T12_X = DOT4_eg %T7_X, %T12_X, 40; flags: * %T12_Y = DOT4_eg %T7_Y, %T12_Y, 32; flags: * %T12_Z = DOT4_eg %T7_Z, %T12_Z, 40; flags: * %T12_W = DOT4_eg %T7_W, %T12_W, 8; flags: %T11_X = MULADD_eg %T12_Y, %C24_X, %T11_X, pred:%PRED_SEL_OFF BUNDLE %T12_X, %T12_Y, %T12_Z, %T12_W, %T7_X, %T13_X, %T7_Y, %T13_Y, %T7_Z, %T13_Z, %T7_W, %T13_W * %T12_X = DOT4_eg %T7_X, %T13_X, 32; flags: * %T12_Y = DOT4_eg %T7_Y, %T13_Y, 40; flags: * %T12_Z = DOT4_eg %T7_Z, %T13_Z, 40; flags: * %T12_W = DOT4_eg %T7_W, %T13_W, 8; flags: %T12_W = MULADD_eg %T12_X, %C25_X, %T11_X, pred:%PRED_SEL_OFF %T11_X = MOV %C30_X, 0, pred:%noreg, %T11_XYZW %T12_Z = MUL %T14_X, %C23_Z, pred:%PRED_SEL_OFF %T10_Y = MOV %C29_Y, 0, pred:%noreg, %T10_XYZW %T8_Z = MOV %C28_Z, 0, pred:%noreg, %T8_XYZW %T13_X = MULADD_eg %T12_Y, %C24_Y, %T14_Y, pred:%PRED_SEL_OFF %T9_W = MOV %C27_W, 0, pred:%noreg, %T9_XYZW BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T7_X, %T6_X, %T7_Y, %T6_Y, %T7_Z, %T6_Z, %T7_W, %T6_W * %T6_X = DOT4_eg %T7_X, %T6_X, 40; flags: * %T6_Y = DOT4_eg %T7_Y, %T6_Y, 40; flags: * %T6_Z = DOT4_eg %T7_Z, %T6_Z, 40; flags: * %T6_W = DOT4_eg %T7_W, %T6_W, 0; flags: %T6_Y = MUL %T14_X, %C23_W, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_W, %C26_X, %T12_W, pred:%PRED_SEL_OFF %T12_W = MULADD_eg %T12_X, %C25_Y, %T13_X, pred:%PRED_SEL_OFF %T12_Z = MULADD_eg %T12_Y, %C24_Z, %T12_Z, pred:%PRED_SEL_OFF %T11_Y = MOV %C30_Y, 0, pred:%noreg, %T11_XYZW %T10_Z = MOV %C29_Z, 0, pred:%noreg, %T10_XYZW %T8_W = MOV %C28_W, 0, pred:%noreg, %T8_XYZW BUNDLE %T9_X, %T9_Y, %T9_Z, %T9_W, %T7_X, %T9_X, %T7_Y, %T9_Y, %T7_Z, %T9_Z, %T7_W, %T9_W * %T9_X = DOT4_eg %T7_X, %T9_X, 32; flags: * %T9_Y = DOT4_eg %T7_Y, %T9_Y, 40; flags: * %T9_Z = DOT4_eg %T7_Z, %T9_Z, 40; flags: * %T9_W = DOT4_eg %T7_W, %T9_W, 8; flags: %T6_Z = MULADD_eg %T12_Y, %C24_W, %T6_Y, pred:%PRED_SEL_OFF %T9_Y = MUL %T9_X, %C31_X, pred:%PRED_SEL_OFF %T6_Y = MULADD_eg %T6_W, %C26_Y, %T12_W, pred:%PRED_SEL_OFF %T9_Z = MULADD_eg %T12_X, %C25_Z, %T12_Z, pred:%PRED_SEL_OFF %T11_Z = MOV %C30_Z, 0, pred:%noreg, %T11_XYZW %T10_W = MOV %C29_W, 0, pred:%noreg, %T10_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T8_X = DOT4_eg %T7_X, %T8_X, 32; flags: * %T8_Y = DOT4_eg %T7_Y, %T8_Y, 40; flags: * %T8_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T8_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T8_Z = MUL %T9_X, %C31_Y, pred:%PRED_SEL_OFF %T9_Y = MULADD_eg %T8_X, %C32_X, %T9_Y, pred:%PRED_SEL_OFF %T8_W = MULADD_eg %T12_X, %C25_W, %T6_Z, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T6_W, %C26_Z, %T9_Z, pred:%PRED_SEL_OFF %T11_W = MOV %C30_W, 0, pred:%noreg, %T11_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T7_X, %T10_X, %T7_Y, %T10_Y, %T7_Z, %T10_Z, %T7_W, %T10_W * %T8_X = DOT4_eg %T7_X, %T10_X, 40; flags: * %T8_Y = DOT4_eg %T7_Y, %T10_Y, 32; flags: * %T8_Z = DOT4_eg %T7_Z, %T10_Z, 40; flags: * %T8_W = DOT4_eg %T7_W, %T10_W, 8; flags: %T8_Z = MULADD_eg %T8_X, %C32_Y, %T8_Z, pred:%PRED_SEL_OFF %T9_Y = MULADD_eg %T8_Y, %C33_X, %T9_Y, pred:%PRED_SEL_OFF %T9_Z = MUL %T9_X, %C31_Z, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T6_W, %C26_W, %T8_W, pred:%PRED_SEL_OFF BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T7_X, %T11_X, %T7_Y, %T11_Y, %T7_Z, %T11_Z, %T7_W, %T11_W * %T7_X = DOT4_eg %T7_X, %T11_X, 40; flags: * %T7_Y = DOT4_eg %T7_Y, %T11_Y, 40; flags: * %T7_Z = DOT4_eg %T7_Z, %T11_Z, 40; flags: * %T7_W = DOT4_eg %T7_W, %T11_W, 0; flags: %T7_Z = MUL %T9_X, %C31_W, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T7_W, %C34_X, %T9_Y, pred:%PRED_SEL_OFF %T8_W = MULADD_eg %T8_X, %C32_Z, %T9_Z, pred:%PRED_SEL_OFF %T7_Y = MULADD_eg %T8_Y, %C33_Y, %T8_Z, pred:%PRED_SEL_OFF %T7_Y = MULADD_eg %T7_W, %C34_Y, %T7_Y, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T8_X, %C32_W, %T7_Z, pred:%PRED_SEL_OFF %T8_X = MULADD_eg %T8_Y, %C33_Z, %T8_W, pred:%PRED_SEL_OFF %T8_Y = MULADD_eg %T8_Y, %C33_W, %T7_Z, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T7_W, %C34_Z, %T8_X, pred:%PRED_SEL_OFF %T7_W = MULADD_eg %T7_W, %C34_W, %T8_Y, pred:%PRED_SEL_OFF RETURN %T7_W, %T7_Z, %T7_Y, %T7_X, %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 520 dw -- 15 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000008 ALU ADDR:16 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0016 00000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60800C90 INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 80118C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 8011A006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0038 0011C406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0040 80918C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 8091A006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0044 01118C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 8091C406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0047 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0048 0111A006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0050 8011E404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0052 0111C406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0054 8091E404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0056 0111E404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0058 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0065 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0073 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 00010008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 009FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 801FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0093 40C04390 * INST:0x87 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0097 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 801FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0101 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 019FC48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 60C00010 INST:0x0 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 001FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 40C00010 INST:0x0 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0121 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0127 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 00812409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0137 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0143 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0147 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0149 40200C90 * INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 00400C91 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0159 01604390 * INST:0x87 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 001FEC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 60C00090 INST:0x1 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0165 60200C90 * INST:0x19 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00010001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 00605F10 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00810401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 20605F00 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 01010801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 018100FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 60605F00 INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0175 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00016806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 40C80090 INST:0x1 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0179 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 00014001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 01405F10 INST:0xbe DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 00814401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 21405F00 INST:0xbe DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 01014801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 41405F00 INST:0xbe DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 61405F00 INST:0xbe DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 80100C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0189 21400090 * INST:0x1 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 0000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00012001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 00205F10 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 00812401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 01012801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 60205F00 INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 80900C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0203 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 0000000A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 20680C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 00102006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 4022840A INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:10 REL:0 CHAN:1 NEG:0) 0208 80000C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0209 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 0000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0211 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 81100C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0213 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 00902006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0216 8000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0217 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 60C68801 INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0222 80000806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0223 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 00904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0226 01102006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 40228C01 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0228 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0231 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 00106404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 00228C06 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:3 NEG:0) 0234 01900C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 40C00090 INST:0x1 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 00205F00 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 00804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 01004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0243 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 81804CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0245 60205F10 * INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 00010003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 00810403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 01010803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0251 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 01810C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0253 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0255 60200190 * INST:0x3 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 80000080 ALU ADDR:256 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A1E40801 ALU INST:0x8 KCACHE_MODE1:1 KCACHE_ADDR0:0 KCACHE_ADDR1:2 COUNT:122 0256 01902006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 004A8806 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0258 01104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0259 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0260 81008402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 00906404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0264 81106404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 402288FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0266 81904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0267 00628002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0268 00110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0269 20600010 INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 00910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0272 80000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 00404190 * INST:0x83 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 00122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0275 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0276 81906404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0277 60228003 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0278 00004087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0279 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0280 80922802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 60428C02 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0282 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0283 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 01122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0287 404288FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0288 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 00604090 * INST:0x81 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0292 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0293 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0294 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0295 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0297 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0298 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0299 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0300 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0302 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0303 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0305 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0306 81124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 60628804 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0308 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0309 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0310 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0311 60800C90 INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 81918C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0313 40C00090 * INST:0x1 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0314 0191A006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:141 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0315 00C280FF INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0316 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0317 E0600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0318 80000093 SRC0(SEL:147 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0319 01600C90 * INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0321 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 00000493 SRC0(SEL:147 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0323 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0324 8191C406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0325 00C680FE * INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0326 00000094 SRC0(SEL:148 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0327 01800C90 INST:0x19 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0328 00000494 SRC0(SEL:148 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0329 21800C90 INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 80000095 SRC0(SEL:149 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0331 01A00C90 * INST:0x19 DST(SEL:13 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 0191E404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0333 01C28006 INST:0x14 DST(SEL:14 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:0 NEG:0) 0334 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0335 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0336 80000893 SRC0(SEL:147 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0337 41600C90 * INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0338 00000096 SRC0(SEL:150 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0339 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0340 80000894 SRC0(SEL:148 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0341 41800C90 * INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0342 00000495 SRC0(SEL:149 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0343 21A00C90 INST:0x19 DST(SEL:13 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0344 80000C93 SRC0(SEL:147 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0345 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0346 00000496 SRC0(SEL:150 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0347 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0348 80000895 SRC0(SEL:149 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0349 41A00C90 * INST:0x19 DST(SEL:13 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0350 0000009B SRC0(SEL:155 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0351 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0352 0000049B SRC0(SEL:155 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0353 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0354 80000C94 SRC0(SEL:148 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0355 61800C90 * INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0356 00000896 SRC0(SEL:150 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0357 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0358 80000C95 SRC0(SEL:149 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0359 61A00C90 * INST:0x19 DST(SEL:13 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0360 0000009C SRC0(SEL:156 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0361 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0362 0000049C SRC0(SEL:156 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0363 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0364 8000089B SRC0(SEL:155 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0365 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0366 0000009D SRC0(SEL:157 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0367 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0368 00000C96 SRC0(SEL:150 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0369 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0370 8000000E SRC0(SEL:14 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0371 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0372 00016007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0373 01C05F10 INST:0xbe DST(SEL:14 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0374 00816407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0375 21C05F00 INST:0xbe DST(SEL:14 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0376 01016807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0377 41C05F00 INST:0xbe DST(SEL:14 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0378 818160FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0379 61C05F00 * INST:0xbe DST(SEL:14 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0380 0012E0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0381 01600090 INST:0x1 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0382 8092E0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0383 21C00090 * INST:0x1 DST(SEL:14 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0384 00018007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0385 01805F00 INST:0xbe DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0386 00818407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0387 21805F10 INST:0xbe DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0388 01018807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:12 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0389 41805F00 INST:0xbe DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0390 81818C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:12 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0391 61805F00 * INST:0xbe DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0392 0001A007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:13 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0393 01805F10 INST:0xbe DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0394 0081A407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:13 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0395 21805F00 INST:0xbe DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0396 0101A807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:13 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0397 41805F00 INST:0xbe DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0398 0181AC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:13 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0399 61805F00 INST:0xbe DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0400 801300FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:152 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0401 0166800B * INST:0x14 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:11 REL:0 CHAN:0 NEG:0) 0402 0000009E SRC0(SEL:158 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0403 01600C90 INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0404 801320FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0405 618280FF * INST:0x14 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0406 0000049D SRC0(SEL:157 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0407 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0408 8112E00E SRC0(SEL:14 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0409 41800090 * INST:0x1 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0410 0093040C SRC0(SEL:12 REL:0 CHAN:1 NEG:0) SRC1(SEL:152 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0411 01A2840E INST:0x14 DST(SEL:13 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:14 REL:0 CHAN:1 NEG:0) 0412 8000089C SRC0(SEL:156 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0413 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0414 0000C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0415 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0416 0080C407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0417 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0418 0100C807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0419 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0420 0180CC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:6 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0421 60C05F10 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0422 80000C9B SRC0(SEL:155 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0423 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0424 001340FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0425 00C28C0C INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:3 NEG:0) 0426 8192E00E SRC0(SEL:14 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0427 20C00090 * INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0428 0113040C SRC0(SEL:12 REL:0 CHAN:1 NEG:0) SRC1(SEL:152 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0429 4182880C INST:0x14 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:2 NEG:0) 0430 8093200C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0431 6182800D * INST:0x14 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:13 REL:0 CHAN:0 NEG:0) 0432 0000049E SRC0(SEL:158 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0433 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0434 8000089D SRC0(SEL:157 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0435 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0436 00012007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0437 01205F10 INST:0xbe DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0438 00812407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0439 21205F00 INST:0xbe DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0440 01012807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0441 41205F00 INST:0xbe DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0442 01812C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0443 61205F00 INST:0xbe DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0444 80000C9C SRC0(SEL:156 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0445 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0446 0013E0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:159 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0447 21200090 INST:0x1 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0448 8193040C SRC0(SEL:12 REL:0 CHAN:1 NEG:0) SRC1(SEL:152 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0449 40C28406 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:1 NEG:0) 0450 00934C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:154 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0451 20C28C0C INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:3 NEG:0) 0452 8113200C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0453 4122880C * INST:0x14 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:2 NEG:0) 0454 0000089E SRC0(SEL:158 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0455 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0456 80000C9D SRC0(SEL:157 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0457 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0458 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0459 01005F10 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0460 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0461 21005F00 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0462 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0463 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0464 01810C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0465 61005F00 INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0466 8093E009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:159 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0467 41000090 * INST:0x1 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0468 001400FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:160 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0469 21228409 INST:0x14 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0470 8193200C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0471 61028806 * INST:0x14 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0472 01134C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:154 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0473 40C28809 INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0474 80000C9E SRC0(SEL:158 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0475 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0476 00014007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0477 01045F00 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0478 00814407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0479 21005F10 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0480 01014807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0481 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0482 01814C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0483 61005F00 INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0484 80940008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:160 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0485 41068808 * INST:0x14 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:8 REL:0 CHAN:2 NEG:0) 0486 001420FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:161 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0487 21228409 INST:0x14 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0488 8113E009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:159 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0489 41200090 * INST:0x1 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0490 81934C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:154 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0491 60C28C08 * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:3 NEG:0) 0492 00016007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0493 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0494 00816407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0495 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0496 01016807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0497 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0498 81816C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:11 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0499 60E05F10 * INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 800000FA ALU ADDR:500 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0007 A0240004 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:1 KCACHE_ADDR1:0 COUNT:10 0500 00124C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0501 00E28409 INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0502 8191E009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0503 40E00090 * INST:0x1 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0504 00922408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0505 20E68808 INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:8 REL:0 CHAN:2 NEG:0) 0506 81120008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:144 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0507 61028809 * INST:0x14 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0508 00924C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0509 20E284FE INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0510 81920008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:144 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0511 40E28807 * INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0512 01122408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0513 01028C08 INST:0x14 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:3 NEG:0) 0514 81922408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:145 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0515 210288FE * INST:0x14 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0516 01124C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0517 40E280FE INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0518 81924C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:146 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0519 60E284FE * INST:0x14 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0008 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0009 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0010 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0011 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0012 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0013 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0014 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0015 95220688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:3 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL CONST[0..8] DCL CONST[10..26] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[4], IN[0].xxxx, CONST[12] 13: MAD TEMP[4], IN[0].yyyy, CONST[13], TEMP[4] 14: MAD TEMP[4], IN[0].zzzz, CONST[14], TEMP[4] 15: MAD TEMP[4], IN[0].wwww, CONST[15], TEMP[4] 16: DP3 TEMP[5].x, TEMP[4], TEMP[4] 17: RSQ TEMP[5].x, TEMP[5] 18: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 19: SUB TEMP[5], CONST[10], TEMP[6] 20: DP3 TEMP[7].x, TEMP[5], TEMP[5] 21: RSQ TEMP[7].x, TEMP[7] 22: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 23: DP3 TEMP[1].x, TEMP[0], CONST[10] 24: DP3 TEMP[1].y, TEMP[0], TEMP[5] 25: LIT TEMP[8], TEMP[1] 26: ADD TEMP[2], CONST[16], TEMP[2] 27: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, CONST[17], TEMP[2] 28: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[18], TEMP[3] 29: ABS OUT[3].x, TEMP[4].zzzz 30: MOV OUT[3].yzw, IMM[0].xxxy 31: MOV OUT[4], IN[2] 32: DP4 TEMP[8].x, TEMP[4], CONST[19] 33: DP4 TEMP[8].y, TEMP[4], CONST[20] 34: DP4 TEMP[8].z, TEMP[4], CONST[21] 35: DP4 TEMP[8].w, TEMP[4], CONST[22] 36: MUL TEMP[1], TEMP[8].xxxx, CONST[23] 37: MAD TEMP[1], TEMP[8].yyyy, CONST[24], TEMP[1] 38: MAD TEMP[1], TEMP[8].zzzz, CONST[25], TEMP[1] 39: MAD OUT[5], TEMP[8].wwww, CONST[26], TEMP[1] 40: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = call float @llvm.AMDGPU.load.const(i32 28) %81 = call float @llvm.AMDGPU.load.const(i32 32) %82 = call float @llvm.AMDGPU.load.const(i32 33) %83 = call float @llvm.AMDGPU.load.const(i32 34) %84 = call float @llvm.AMDGPU.load.const(i32 35) %85 = call float @llvm.AMDIL.clamp.(float %81, float 0.000000e+00, float 1.000000e+00) %86 = call float @llvm.AMDIL.clamp.(float %82, float 0.000000e+00, float 1.000000e+00) %87 = call float @llvm.AMDIL.clamp.(float %83, float 0.000000e+00, float 1.000000e+00) %88 = call float @llvm.AMDIL.clamp.(float %84, float 0.000000e+00, float 1.000000e+00) %89 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %90 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %91 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDGPU.load.const(i32 48) %94 = call float @llvm.AMDGPU.mul(float %0, float %93) %95 = call float @llvm.AMDGPU.load.const(i32 49) %96 = call float @llvm.AMDGPU.mul(float %0, float %95) %97 = call float @llvm.AMDGPU.load.const(i32 50) %98 = call float @llvm.AMDGPU.mul(float %0, float %97) %99 = call float @llvm.AMDGPU.load.const(i32 51) %100 = call float @llvm.AMDGPU.mul(float %0, float %99) %101 = call float @llvm.AMDGPU.load.const(i32 52) %102 = call float @llvm.AMDIL.mad.(float %1, float %101, float %94) %103 = call float @llvm.AMDGPU.load.const(i32 53) %104 = call float @llvm.AMDIL.mad.(float %1, float %103, float %96) %105 = call float @llvm.AMDGPU.load.const(i32 54) %106 = call float @llvm.AMDIL.mad.(float %1, float %105, float %98) %107 = call float @llvm.AMDGPU.load.const(i32 55) %108 = call float @llvm.AMDIL.mad.(float %1, float %107, float %100) %109 = call float @llvm.AMDGPU.load.const(i32 56) %110 = call float @llvm.AMDIL.mad.(float %2, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 57) %112 = call float @llvm.AMDIL.mad.(float %2, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 58) %114 = call float @llvm.AMDIL.mad.(float %2, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 59) %116 = call float @llvm.AMDIL.mad.(float %2, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 60) %118 = call float @llvm.AMDIL.mad.(float %3, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 61) %120 = call float @llvm.AMDIL.mad.(float %3, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 62) %122 = call float @llvm.AMDIL.mad.(float %3, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 63) %124 = call float @llvm.AMDIL.mad.(float %3, float %123, float %116) %125 = insertelement <4 x float> undef, float %118, i32 0 %126 = insertelement <4 x float> %125, float %120, i32 1 %127 = insertelement <4 x float> %126, float %122, i32 2 %128 = insertelement <4 x float> %127, float 0.000000e+00, i32 3 %129 = insertelement <4 x float> undef, float %118, i32 0 %130 = insertelement <4 x float> %129, float %120, i32 1 %131 = insertelement <4 x float> %130, float %122, i32 2 %132 = insertelement <4 x float> %131, float 0.000000e+00, i32 3 %133 = call float @llvm.AMDGPU.dp4(<4 x float> %128, <4 x float> %132) %134 = call float @llvm.AMDIL.fabs.(float %133) %135 = call float @llvm.AMDGPU.rsq(float %134) %136 = call float @llvm.AMDGPU.mul(float %118, float %135) %137 = call float @llvm.AMDGPU.mul(float %120, float %135) %138 = call float @llvm.AMDGPU.mul(float %122, float %135) %139 = call float @llvm.AMDGPU.mul(float %124, float %135) %140 = call float @llvm.AMDGPU.load.const(i32 40) %141 = fsub float %140, %136 %142 = call float @llvm.AMDGPU.load.const(i32 41) %143 = fsub float %142, %137 %144 = call float @llvm.AMDGPU.load.const(i32 42) %145 = fsub float %144, %138 %146 = call float @llvm.AMDGPU.load.const(i32 43) %147 = fsub float %146, %139 %148 = insertelement <4 x float> undef, float %141, i32 0 %149 = insertelement <4 x float> %148, float %143, i32 1 %150 = insertelement <4 x float> %149, float %145, i32 2 %151 = insertelement <4 x float> %150, float 0.000000e+00, i32 3 %152 = insertelement <4 x float> undef, float %141, i32 0 %153 = insertelement <4 x float> %152, float %143, i32 1 %154 = insertelement <4 x float> %153, float %145, i32 2 %155 = insertelement <4 x float> %154, float 0.000000e+00, i32 3 %156 = call float @llvm.AMDGPU.dp4(<4 x float> %151, <4 x float> %155) %157 = call float @llvm.AMDIL.fabs.(float %156) %158 = call float @llvm.AMDGPU.rsq(float %157) %159 = call float @llvm.AMDGPU.mul(float %141, float %158) %160 = call float @llvm.AMDGPU.mul(float %143, float %158) %161 = call float @llvm.AMDGPU.mul(float %145, float %158) %162 = call float @llvm.AMDGPU.mul(float %147, float %158) %163 = call float @llvm.AMDGPU.load.const(i32 40) %164 = call float @llvm.AMDGPU.load.const(i32 41) %165 = call float @llvm.AMDGPU.load.const(i32 42) %166 = insertelement <4 x float> undef, float %55, i32 0 %167 = insertelement <4 x float> %166, float %67, i32 1 %168 = insertelement <4 x float> %167, float %79, i32 2 %169 = insertelement <4 x float> %168, float 0.000000e+00, i32 3 %170 = insertelement <4 x float> undef, float %163, i32 0 %171 = insertelement <4 x float> %170, float %164, i32 1 %172 = insertelement <4 x float> %171, float %165, i32 2 %173 = insertelement <4 x float> %172, float 0.000000e+00, i32 3 %174 = call float @llvm.AMDGPU.dp4(<4 x float> %169, <4 x float> %173) %175 = insertelement <4 x float> undef, float %55, i32 0 %176 = insertelement <4 x float> %175, float %67, i32 1 %177 = insertelement <4 x float> %176, float %79, i32 2 %178 = insertelement <4 x float> %177, float 0.000000e+00, i32 3 %179 = insertelement <4 x float> undef, float %159, i32 0 %180 = insertelement <4 x float> %179, float %160, i32 1 %181 = insertelement <4 x float> %180, float %161, i32 2 %182 = insertelement <4 x float> %181, float 0.000000e+00, i32 3 %183 = call float @llvm.AMDGPU.dp4(<4 x float> %178, <4 x float> %182) %184 = call float @llvm.AMDIL.max.(float %174, float 0.000000e+00) %185 = call float @llvm.AMDIL.max.(float %183, float 0.000000e+00) %186 = call float @llvm.pow.f32(float %185, float %80) %187 = fcmp ult float %174, 0.000000e+00 %188 = select i1 %187, float 0.000000e+00, float %186 %189 = call float @llvm.AMDGPU.load.const(i32 64) %190 = fadd float %189, %81 %191 = call float @llvm.AMDGPU.load.const(i32 65) %192 = fadd float %191, %82 %193 = call float @llvm.AMDGPU.load.const(i32 66) %194 = fadd float %193, %83 %195 = call float @llvm.AMDGPU.load.const(i32 67) %196 = fadd float %195, %84 %197 = call float @llvm.AMDGPU.load.const(i32 68) %198 = call float @llvm.AMDIL.mad.(float %184, float %197, float %190) %199 = call float @llvm.AMDGPU.load.const(i32 69) %200 = call float @llvm.AMDIL.mad.(float %184, float %199, float %192) %201 = call float @llvm.AMDGPU.load.const(i32 70) %202 = call float @llvm.AMDIL.mad.(float %184, float %201, float %194) %203 = call float @llvm.AMDIL.clamp.(float %198, float 0.000000e+00, float 1.000000e+00) %204 = call float @llvm.AMDIL.clamp.(float %200, float 0.000000e+00, float 1.000000e+00) %205 = call float @llvm.AMDIL.clamp.(float %202, float 0.000000e+00, float 1.000000e+00) %206 = call float @llvm.AMDGPU.load.const(i32 72) %207 = call float @llvm.AMDIL.mad.(float %188, float %206, float 0.000000e+00) %208 = call float @llvm.AMDGPU.load.const(i32 73) %209 = call float @llvm.AMDIL.mad.(float %188, float %208, float 0.000000e+00) %210 = call float @llvm.AMDGPU.load.const(i32 74) %211 = call float @llvm.AMDIL.mad.(float %188, float %210, float 0.000000e+00) %212 = call float @llvm.AMDIL.clamp.(float %207, float 0.000000e+00, float 1.000000e+00) %213 = call float @llvm.AMDIL.clamp.(float %209, float 0.000000e+00, float 1.000000e+00) %214 = call float @llvm.AMDIL.clamp.(float %211, float 0.000000e+00, float 1.000000e+00) %215 = call float @llvm.AMDIL.fabs.(float %122) %216 = call float @llvm.AMDGPU.load.const(i32 76) %217 = call float @llvm.AMDGPU.load.const(i32 77) %218 = call float @llvm.AMDGPU.load.const(i32 78) %219 = call float @llvm.AMDGPU.load.const(i32 79) %220 = insertelement <4 x float> undef, float %118, i32 0 %221 = insertelement <4 x float> %220, float %120, i32 1 %222 = insertelement <4 x float> %221, float %122, i32 2 %223 = insertelement <4 x float> %222, float %124, i32 3 %224 = insertelement <4 x float> undef, float %216, i32 0 %225 = insertelement <4 x float> %224, float %217, i32 1 %226 = insertelement <4 x float> %225, float %218, i32 2 %227 = insertelement <4 x float> %226, float %219, i32 3 %228 = call float @llvm.AMDGPU.dp4(<4 x float> %223, <4 x float> %227) %229 = call float @llvm.AMDGPU.load.const(i32 80) %230 = call float @llvm.AMDGPU.load.const(i32 81) %231 = call float @llvm.AMDGPU.load.const(i32 82) %232 = call float @llvm.AMDGPU.load.const(i32 83) %233 = insertelement <4 x float> undef, float %118, i32 0 %234 = insertelement <4 x float> %233, float %120, i32 1 %235 = insertelement <4 x float> %234, float %122, i32 2 %236 = insertelement <4 x float> %235, float %124, i32 3 %237 = insertelement <4 x float> undef, float %229, i32 0 %238 = insertelement <4 x float> %237, float %230, i32 1 %239 = insertelement <4 x float> %238, float %231, i32 2 %240 = insertelement <4 x float> %239, float %232, i32 3 %241 = call float @llvm.AMDGPU.dp4(<4 x float> %236, <4 x float> %240) %242 = call float @llvm.AMDGPU.load.const(i32 84) %243 = call float @llvm.AMDGPU.load.const(i32 85) %244 = call float @llvm.AMDGPU.load.const(i32 86) %245 = call float @llvm.AMDGPU.load.const(i32 87) %246 = insertelement <4 x float> undef, float %118, i32 0 %247 = insertelement <4 x float> %246, float %120, i32 1 %248 = insertelement <4 x float> %247, float %122, i32 2 %249 = insertelement <4 x float> %248, float %124, i32 3 %250 = insertelement <4 x float> undef, float %242, i32 0 %251 = insertelement <4 x float> %250, float %243, i32 1 %252 = insertelement <4 x float> %251, float %244, i32 2 %253 = insertelement <4 x float> %252, float %245, i32 3 %254 = call float @llvm.AMDGPU.dp4(<4 x float> %249, <4 x float> %253) %255 = call float @llvm.AMDGPU.load.const(i32 88) %256 = call float @llvm.AMDGPU.load.const(i32 89) %257 = call float @llvm.AMDGPU.load.const(i32 90) %258 = call float @llvm.AMDGPU.load.const(i32 91) %259 = insertelement <4 x float> undef, float %118, i32 0 %260 = insertelement <4 x float> %259, float %120, i32 1 %261 = insertelement <4 x float> %260, float %122, i32 2 %262 = insertelement <4 x float> %261, float %124, i32 3 %263 = insertelement <4 x float> undef, float %255, i32 0 %264 = insertelement <4 x float> %263, float %256, i32 1 %265 = insertelement <4 x float> %264, float %257, i32 2 %266 = insertelement <4 x float> %265, float %258, i32 3 %267 = call float @llvm.AMDGPU.dp4(<4 x float> %262, <4 x float> %266) %268 = call float @llvm.AMDGPU.load.const(i32 92) %269 = call float @llvm.AMDGPU.mul(float %228, float %268) %270 = call float @llvm.AMDGPU.load.const(i32 93) %271 = call float @llvm.AMDGPU.mul(float %228, float %270) %272 = call float @llvm.AMDGPU.load.const(i32 94) %273 = call float @llvm.AMDGPU.mul(float %228, float %272) %274 = call float @llvm.AMDGPU.load.const(i32 95) %275 = call float @llvm.AMDGPU.mul(float %228, float %274) %276 = call float @llvm.AMDGPU.load.const(i32 96) %277 = call float @llvm.AMDIL.mad.(float %241, float %276, float %269) %278 = call float @llvm.AMDGPU.load.const(i32 97) %279 = call float @llvm.AMDIL.mad.(float %241, float %278, float %271) %280 = call float @llvm.AMDGPU.load.const(i32 98) %281 = call float @llvm.AMDIL.mad.(float %241, float %280, float %273) %282 = call float @llvm.AMDGPU.load.const(i32 99) %283 = call float @llvm.AMDIL.mad.(float %241, float %282, float %275) %284 = call float @llvm.AMDGPU.load.const(i32 100) %285 = call float @llvm.AMDIL.mad.(float %254, float %284, float %277) %286 = call float @llvm.AMDGPU.load.const(i32 101) %287 = call float @llvm.AMDIL.mad.(float %254, float %286, float %279) %288 = call float @llvm.AMDGPU.load.const(i32 102) %289 = call float @llvm.AMDIL.mad.(float %254, float %288, float %281) %290 = call float @llvm.AMDGPU.load.const(i32 103) %291 = call float @llvm.AMDIL.mad.(float %254, float %290, float %283) %292 = call float @llvm.AMDGPU.load.const(i32 104) %293 = call float @llvm.AMDIL.mad.(float %267, float %292, float %285) %294 = call float @llvm.AMDGPU.load.const(i32 105) %295 = call float @llvm.AMDIL.mad.(float %267, float %294, float %287) %296 = call float @llvm.AMDGPU.load.const(i32 106) %297 = call float @llvm.AMDIL.mad.(float %267, float %296, float %289) %298 = call float @llvm.AMDGPU.load.const(i32 107) %299 = call float @llvm.AMDIL.mad.(float %267, float %298, float %291) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %203, i32 8) call void @llvm.AMDGPU.store.output(float %204, i32 9) call void @llvm.AMDGPU.store.output(float %205, i32 10) call void @llvm.AMDGPU.store.output(float %88, i32 11) call void @llvm.AMDGPU.store.output(float %212, i32 12) call void @llvm.AMDGPU.store.output(float %213, i32 13) call void @llvm.AMDGPU.store.output(float %214, i32 14) call void @llvm.AMDGPU.store.output(float %92, i32 15) call void @llvm.AMDGPU.store.output(float %215, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) call void @llvm.AMDGPU.store.output(float %293, i32 24) call void @llvm.AMDGPU.store.output(float %295, i32 25) call void @llvm.AMDGPU.store.output(float %297, i32 26) call void @llvm.AMDGPU.store.output(float %299, i32 27) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6, %T1_W in %vreg7, %T1_Z in %vreg8, %T1_Y in %vreg9, %T1_X in %vreg10 Function Live Outs: %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T4_W = MOV %T1_X, 0, pred:%noreg %T6_X = MOV %T1_Y, 0, pred:%noreg %T6_Y = MOV %T1_Z, 0, pred:%noreg %T4_Y = MOV %T1_W, 0, pred:%noreg %T1_X = MOV %T2_X, 0, pred:%noreg, %T1_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T2_X = MUL %T4_W, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_X, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_Y, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T4_W, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_X, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_Y, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T4_W, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_X, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T4_Y, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T6_Y, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T4_Y, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T4_Y, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T7_X = MOV %T3_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T3_Y, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T3_Z, 0, pred:%noreg, %T7_XYZW %T7_W = MOV %T3_W, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T4_X, 0, pred:%noreg, %T7_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T8_X = MOV %T7_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T7_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T7_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T7_W, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T8_Y, %T8_Z, %T8_W * %T2_X = DOT4_eg %T8_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T8_Y, %T8_Y, 40; flags: * %T2_Z = DOT4_eg %T8_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T8_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T6_Z = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T6_Z, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MUL %T2_X, %T6_Z, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T6_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 128, pred:%PRED_SEL_OFF %T3_X = ADD %C10_X, %T3_X, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T6_W = ADD %C10_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T9_X = MOV %T3_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T3_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T3_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T6_W, 0, pred:%noreg, %T9_XYZW %T6_Z = ADD %C10_Z, %T2_X, pred:%PRED_SEL_OFF %T9_Z = MOV %T6_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T8_X = MOV %C4_X, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T2_X = DOT4_eg %T9_X, %T9_X, 32; flags: * %T2_Y = DOT4_eg %T9_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T9_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T9_W, 8; flags: %T8_Y = MOV %C4_Y, 0, pred:%noreg, %T8_XYZW %T10_X = MOV %C5_X, 0, pred:%noreg, %T10_XYZW %T1_Y = MOV %T2_Y, 0, pred:%noreg, %T1_XYZW %T10_Y = MOV %C5_Y, 0, pred:%noreg, %T10_XYZW %T9_X = MOV %C6_X, 0, pred:%noreg, %T9_XYZW %T8_Z = MOV %C4_Z, 0, pred:%noreg, %T8_XYZW %T1_Z = MOV %T2_Z, 0, pred:%noreg, %T1_XYZW %T2_X = MOV %T2_X, 256, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T10_Z = MOV %C5_Z, 0, pred:%noreg, %T10_XYZW %T9_Y = MOV %C6_Y, 0, pred:%noreg, %T9_XYZW %T11_X = RECIPSQRT_CLAMPED_eg %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T3_X, %T11_X, pred:%PRED_SEL_OFF, %T3_XYZW, %T2_XYZW %T6_W = MUL %T6_W, %T11_X, pred:%PRED_SEL_OFF %T1_W = MOV %T4_Z, 0, pred:%noreg, %T1_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T1_X, %T8_X, %T1_Y, %T8_Y, %T1_Z, %T8_Z, %T1_W, %T8_W * %T3_X = DOT4_eg %T1_X, %T8_X, 32; flags: * %T3_Y = DOT4_eg %T1_Y, %T8_Y, 40; flags: * %T3_Z = DOT4_eg %T1_Z, %T8_Z, 40; flags: * %T3_W = DOT4_eg %T1_W, %T8_W, 8; flags: %T9_Z = MOV %C6_Z, 0, pred:%noreg, %T9_XYZW %T6_Z = MUL %T6_Z, %T11_X, pred:%PRED_SEL_OFF %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T10_X, %T10_Y, %T10_Z, %T10_W, %T1_X, %T10_X, %T1_Y, %T10_Y, %T1_Z, %T10_Z, %T1_W, %T10_W * %T10_X = DOT4_eg %T1_X, %T10_X, 32; flags: * %T10_Y = DOT4_eg %T1_Y, %T10_Y, 40; flags: * %T10_Z = DOT4_eg %T1_Z, %T10_Z, 40; flags: * %T10_W = DOT4_eg %T1_W, %T10_W, 8; flags: %T10_Y = MUL %T4_W, %C0_X, pred:%PRED_SEL_OFF %T8_X = MOV %C10_X, 0, pred:%noreg, %T8_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T1_X, %T9_X, %T1_Y, %T9_Y, %T1_Z, %T9_Z, %T1_W, %T9_W * %T1_X = DOT4_eg %T1_X, %T9_X, 32; flags: * %T1_Y = DOT4_eg %T1_Y, %T9_Y, 40; flags: * %T1_Z = DOT4_eg %T1_Z, %T9_Z, 40; flags: * %T1_W = DOT4_eg %T1_W, %T9_W, 8; flags: %T1_Y = MUL %T4_W, %C0_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T6_X, %C1_X, %T10_Y, pred:%PRED_SEL_OFF %T3_Y = MOV %T10_X, 0, pred:%noreg, %T3_XYZW %T2_Y = MOV %T6_W, 0, pred:%noreg, %T2_XYZW %T8_Y = MOV %C10_Y, 0, pred:%noreg, %T8_XYZW %T1_W = MUL %T4_W, %C0_Z, pred:%PRED_SEL_OFF %T8_Z = MOV %C10_Z, 0, pred:%noreg, %T8_XYZW %T1_Y = MULADD_eg %T6_X, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T6_Y, %C2_X, %T1_Z, pred:%PRED_SEL_OFF %T3_Z = MOV %T1_X, 0, pred:%noreg, %T3_XYZW %T2_Z = MOV %T6_Z, 0, pred:%noreg, %T2_XYZW %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T1_Z = MULADD_eg %T6_X, %C1_Z, %T1_W, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T1_Y = MULADD_eg %T6_Y, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T4_Y, %C3_X, %T6_W, pred:%PRED_SEL_OFF %T6_Z = MUL %T4_W, %C0_W, pred:%PRED_SEL_OFF %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T3_X, %T2_X, %T3_Y, %T2_Y, %T3_Z, %T2_Z, %T3_W, %T2_W * %T1_X = DOT4_eg %T3_X, %T2_X, 40; flags: * %T1_Y = DOT4_eg %T3_Y, %T2_Y, 40; flags: * %T1_Z = DOT4_eg %T3_Z, %T2_Z, 40; flags: * %T1_W = DOT4_eg %T3_W, %T2_W, 0; flags: %T1_W = MAX %T1_W, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T8_X, %T3_Y, %T8_Y, %T3_Z, %T8_Z, %T3_W, %T8_W * %T2_X = DOT4_eg %T3_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T3_Y, %T8_Y, 32; flags: * %T2_Z = DOT4_eg %T3_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T3_W, %T8_W, 8; flags: %T1_Z = MULADD_eg %T6_Y, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_X, %C1_W, %T6_Z, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T4_Y, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T4_Y, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T6_Y, %C2_W, %T2_X, pred:%PRED_SEL_OFF %T3_Y = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T2_X = LOG_IEEE_eg %T1_W, pred:%PRED_SEL_OFF %T2_W = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T4_Y, %C3_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %C17_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C7_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_Z, %C17_Y, %T2_W, pred:%PRED_SEL_OFF %T3_Z = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %C17_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_X = EXP_IEEE_eg %T3_Y, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T3_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T6_Z = MUL %T4_W, %C12_W, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_X, %C13_W, %T6_Z, pred:%PRED_SEL_OFF %T8_X = MOV %C19_X, 0, pred:%noreg, %T8_XYZW %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T9_X = MULADD_eg %T6_Y, %C14_W, %T6_X, pred:%PRED_SEL_OFF %T8_Y = MOV %C19_Y, 0, pred:%noreg, %T8_XYZW %T6_X = MOV %C20_X, 0, pred:%noreg, %T6_XYZW %T8_Z = MOV %C19_Z, 0, pred:%noreg, %T8_XYZW %T6_Y = MOV %C20_Y, 0, pred:%noreg, %T6_XYZW %T11_X = MULADD_eg %T4_Y, %C15_W, %T9_X, pred:%PRED_SEL_OFF %T9_X = MOV %C21_X, 0, pred:%noreg, %T9_XYZW %T4_Y = MOV %T4_Z, 0, pred:%noreg %T9_Y = MOV %C21_Y, 0, pred:%noreg, %T9_XYZW %T8_W = MOV %C19_W, 0, pred:%noreg, %T8_XYZW %T10_X = MOV %C22_X, 0, pred:%noreg, %T10_XYZW %T6_Z = MOV %C20_Z, 0, pred:%noreg, %T6_XYZW %T6_W = MOV %C20_W, 0, pred:%noreg, %T6_XYZW %T9_Z = MOV %C21_Z, 0, pred:%noreg, %T9_XYZW %T10_Y = MOV %C22_Y, 0, pred:%noreg, %T10_XYZW %T7_W = MOV %T11_X, 0, pred:%noreg, %T7_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T8_X = DOT4_eg %T7_X, %T8_X, 32; flags: * %T8_Y = DOT4_eg %T7_Y, %T8_Y, 40; flags: * %T8_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T8_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T8_Y = MUL %T8_X, %C23_X, pred:%PRED_SEL_OFF %T10_Z = MOV %C22_Z, 0, pred:%noreg, %T10_XYZW %T9_W = MOV %C21_W, 0, pred:%noreg, %T9_XYZW BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T7_X, %T6_X, %T7_Y, %T6_Y, %T7_Z, %T6_Z, %T7_W, %T6_W * %T6_X = DOT4_eg %T7_X, %T6_X, 40; flags: * %T6_Y = DOT4_eg %T7_Y, %T6_Y, 32; flags: * %T6_Z = DOT4_eg %T7_Z, %T6_Z, 40; flags: * %T6_W = DOT4_eg %T7_W, %T6_W, 8; flags: %T6_X = MUL %T8_X, %C23_Y, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T6_Y, %C24_X, %T8_Y, pred:%PRED_SEL_OFF %T10_W = MOV %C22_W, 0, pred:%noreg, %T10_XYZW BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T7_X, %T9_X, %T7_Y, %T9_Y, %T7_Z, %T9_Z, %T7_W, %T9_W * %T6_X = DOT4_eg %T7_X, %T9_X, 40; flags: * %T6_Y = DOT4_eg %T7_Y, %T9_Y, 40; flags: * %T6_Z = DOT4_eg %T7_Z, %T9_Z, 32; flags: * %T6_W = DOT4_eg %T7_W, %T9_W, 8; flags: %T8_Y = MULADD_eg %T6_Y, %C24_Y, %T6_X, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_Z, %C25_X, %T6_W, pred:%PRED_SEL_OFF %T8_Z = MUL %T8_X, %C23_Z, pred:%PRED_SEL_OFF BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T7_X, %T10_X, %T7_Y, %T10_Y, %T7_Z, %T10_Z, %T7_W, %T10_W * %T6_X = DOT4_eg %T7_X, %T10_X, 40; flags: * %T6_Y = DOT4_eg %T7_Y, %T10_Y, 40; flags: * %T6_Z = DOT4_eg %T7_Z, %T10_Z, 40; flags: * %T6_W = DOT4_eg %T7_W, %T10_W, 0; flags: %T7_X = MULADD_eg %T6_Y, %C24_Z, %T8_Z, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_W, %C26_X, %T6_X, pred:%PRED_SEL_OFF %T7_Y = MULADD_eg %T6_Z, %C25_Y, %T8_Y, pred:%PRED_SEL_OFF %T7_Z = MUL %T8_X, %C23_W, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T6_Z, %C25_Z, %T7_X, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T6_Y, %C24_W, %T7_Z, pred:%PRED_SEL_OFF %T6_Y = MULADD_eg %T6_W, %C26_Y, %T7_Y, pred:%PRED_SEL_OFF %T7_Y = MULADD_eg %T6_Z, %C25_W, %T7_Z, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T6_W, %C26_Z, %T7_X, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T6_W, %C26_W, %T7_Y, pred:%PRED_SEL_OFF RETURN %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 422 dw -- 12 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000007 ALU ADDR:14 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 60800C90 INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 80000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0021 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 80118C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 8011A006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0036 0011C406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0038 80918C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 8091A006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0042 01118C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 8091C406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0046 0111A006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 8011E404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0050 0111C406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0052 8091E404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0054 0111E404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0056 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00010008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 009FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 801FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 40C04390 * INST:0x87 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 801FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 019FC48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 60C00010 INST:0x0 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 001FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 40C00010 INST:0x0 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0125 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 00812409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0135 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 40200C90 * INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 00400C91 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 01604390 * INST:0x87 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 001FEC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 60C00090 INST:0x1 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0163 60200C90 * INST:0x19 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00010001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 00605F10 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00810401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 20605F00 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 01010801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 018100FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 60605F00 INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 00016806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 40C80090 INST:0x1 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0177 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 00014001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 01405F10 INST:0xbe DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 00814401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 21405F00 INST:0xbe DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 01014801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 41405F00 INST:0xbe DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 61405F00 INST:0xbe DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 80100C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0187 21400090 * INST:0x1 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 0000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0191 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 00012001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 00205F10 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00812401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 01012801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 60205F00 INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 80900C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0201 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 0000000A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 20680C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 00102006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 4022840A INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:10 REL:0 CHAN:1 NEG:0) 0206 80000C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0207 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 0000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 81100C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 00902006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0214 8000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0215 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 00104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 60C68801 INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0220 80000806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0221 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0224 01102006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 40228C01 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0226 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0229 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00106404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 00228C06 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:3 NEG:0) 0232 01900C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 40C00090 INST:0x1 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 00205F00 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 00804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 01004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 81804CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 60205F10 * INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00010003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 00810403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 01010803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 01810C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0251 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 60200190 * INST:0x3 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A14C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:84 0254 01902006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 004A8806 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0256 01104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0258 81008402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 00906404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0262 81106404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0263 402288FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0264 81904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 00628002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0266 00110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 20600010 INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 00910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0269 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 80000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0271 00404190 * INST:0x83 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0272 00122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0273 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0274 81906404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 60228003 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0276 00004087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 80922802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 60428C02 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0280 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0281 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0282 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 01122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0285 404288FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0286 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 00604090 * INST:0x81 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0289 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0290 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0292 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0294 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0295 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0296 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0297 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0298 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0299 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0301 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0302 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0303 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 81124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0305 60628804 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0306 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0307 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0308 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0309 60800C90 INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0310 81918C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0311 40C00090 * INST:0x1 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 0191A006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:141 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0313 00C280FF INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0314 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0315 E0600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0316 80000093 SRC0(SEL:147 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0317 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0318 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0319 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 00000493 SRC0(SEL:147 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0321 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 8191C406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0323 012680FE * INST:0x14 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0324 00000094 SRC0(SEL:148 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0325 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0326 00000494 SRC0(SEL:148 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0327 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0328 80000893 SRC0(SEL:147 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0329 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 0191E404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0331 01628009 INST:0x14 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:0 NEG:0) 0332 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0333 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0334 80000095 SRC0(SEL:149 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0336 00000495 SRC0(SEL:149 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0337 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0338 80000C93 SRC0(SEL:147 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0339 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0340 00000096 SRC0(SEL:150 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0341 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0342 00000894 SRC0(SEL:148 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0343 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0344 80000C94 SRC0(SEL:148 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0345 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0346 00000496 SRC0(SEL:150 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0347 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0348 00000895 SRC0(SEL:149 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0349 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0350 8000000B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0351 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0352 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0353 01005F10 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0354 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0355 21005F00 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0356 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0357 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0358 81810CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0359 61005F00 * INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0360 0012E0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0361 21000090 INST:0x1 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0362 80000896 SRC0(SEL:150 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0363 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0364 0000C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0365 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0366 0080C407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0367 20C05F10 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0368 0100C807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0369 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0370 0180CC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:6 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0371 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0372 80000C95 SRC0(SEL:149 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0373 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0374 0092E008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0375 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0376 801300FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:152 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0377 60C28408 * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:1 NEG:0) 0378 00012007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0379 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0380 00812407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0381 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0382 01012807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0383 40C05F10 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0384 01812C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0385 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0386 80000C96 SRC0(SEL:150 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0387 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0388 001320FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0389 00C28C06 INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:3 NEG:0) 0390 80930406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:152 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0391 21028006 * INST:0x14 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:0 NEG:0) 0392 00014007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0393 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0394 00814407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0395 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0396 01014807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0397 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0398 01814C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0399 60C05F10 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0400 8112E008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0401 41000090 * INST:0x1 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0402 01130406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:152 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0403 00E280FF INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0404 801340FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0405 00C68006 * INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:6 REL:0 CHAN:0 NEG:0) 0406 00932806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:153 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0407 20E28408 INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:1 NEG:0) 0408 8192E008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0409 40E00090 * INST:0x1 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0410 01132806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:153 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0411 00E28007 INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0412 81930406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:152 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0413 40E288FE * INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0414 00934C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:154 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0415 20C28407 INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:1 NEG:0) 0416 81932806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:153 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0417 20E688FE * INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0418 01134C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:154 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0419 40C28007 INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0420 81934C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:154 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0421 60C280FF * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95210688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:2 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL IN[2], FOG, PERSPECTIVE DCL IN[3], GENERIC[0], PERSPECTIVE DCL IN[4], GENERIC[1], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL SAMP[1] DCL CONST[2..4] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL DCL TEMP[2], LOCAL DCL TEMP[3], LOCAL IMM FLT32 { 1.0000, 0.0000, 0.0000, 0.0000} 0: TXP TEMP[0], IN[4].xyyw, SAMP[0], 2D 1: TXP TEMP[1], IN[3].xyyw, SAMP[1], 2D 2: MUL TEMP[1], TEMP[1], IN[0] 3: ADD TEMP[2].xyz, TEMP[0], TEMP[1] 4: MOV_SAT TEMP[2].xyz, TEMP[2].xyzz 5: MUL TEMP[0].x, TEMP[0].wwww, TEMP[1].wwww 6: ADD TEMP[1].xyz, TEMP[2].xyzz, IN[1].xyzz 7: MOV TEMP[0].w, TEMP[0].xxxx 8: MAD_SAT TEMP[2].x, IN[2].xxxx, CONST[2].xxxx, CONST[2].yyyy 9: ADD TEMP[3].x, IMM[0].xxxx, -TEMP[2].xxxx 10: MUL TEMP[3].xyz, CONST[3].xyzz, TEMP[3].xxxx 11: MAD TEMP[0].xyz, TEMP[1].xyzz, TEMP[2].xxxx, TEMP[3].xyzz 12: MOV_SAT OUT[0], TEMP[0] 13: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.R600.load.input(i32 16) %9 = call float @llvm.R600.load.input(i32 17) %10 = call float @llvm.R600.load.input(i32 18) %11 = call float @llvm.R600.load.input(i32 19) %12 = call float @llvm.R600.load.input(i32 20) %13 = call float @llvm.R600.load.input(i32 21) %14 = call float @llvm.R600.load.input(i32 22) %15 = call float @llvm.R600.load.input(i32 23) %16 = call float @llvm.R600.load.input(i32 24) %17 = call float @llvm.R600.load.input(i32 25) %18 = call float @llvm.R600.load.input(i32 26) %19 = call float @llvm.R600.load.input(i32 27) %20 = call float @llvm.AMDGPU.div(float %16, float %19) %21 = call float @llvm.AMDGPU.div(float %17, float %19) %22 = call float @llvm.AMDGPU.div(float %17, float %19) %23 = insertelement <4 x float> undef, float %20, i32 0 %24 = insertelement <4 x float> %23, float %21, i32 1 %25 = insertelement <4 x float> %24, float %22, i32 2 %26 = insertelement <4 x float> %25, float 1.000000e+00, i32 3 %27 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %26, i32 0, i32 2) %28 = extractelement <4 x float> %27, i32 0 %29 = extractelement <4 x float> %27, i32 1 %30 = extractelement <4 x float> %27, i32 2 %31 = extractelement <4 x float> %27, i32 3 %32 = call float @llvm.AMDGPU.div(float %12, float %15) %33 = call float @llvm.AMDGPU.div(float %13, float %15) %34 = call float @llvm.AMDGPU.div(float %13, float %15) %35 = insertelement <4 x float> undef, float %32, i32 0 %36 = insertelement <4 x float> %35, float %33, i32 1 %37 = insertelement <4 x float> %36, float %34, i32 2 %38 = insertelement <4 x float> %37, float 1.000000e+00, i32 3 %39 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %38, i32 1, i32 2) %40 = extractelement <4 x float> %39, i32 0 %41 = extractelement <4 x float> %39, i32 1 %42 = extractelement <4 x float> %39, i32 2 %43 = extractelement <4 x float> %39, i32 3 %44 = call float @llvm.AMDGPU.mul(float %40, float %0) %45 = call float @llvm.AMDGPU.mul(float %41, float %1) %46 = call float @llvm.AMDGPU.mul(float %42, float %2) %47 = call float @llvm.AMDGPU.mul(float %43, float %3) %48 = fadd float %28, %44 %49 = fadd float %29, %45 %50 = fadd float %30, %46 %51 = call float @llvm.AMDIL.clamp.(float %48, float 0.000000e+00, float 1.000000e+00) %52 = call float @llvm.AMDIL.clamp.(float %49, float 0.000000e+00, float 1.000000e+00) %53 = call float @llvm.AMDIL.clamp.(float %50, float 0.000000e+00, float 1.000000e+00) %54 = call float @llvm.AMDGPU.mul(float %31, float %47) %55 = fadd float %51, %4 %56 = fadd float %52, %5 %57 = fadd float %53, %6 %58 = call float @llvm.AMDGPU.load.const(i32 8) %59 = call float @llvm.AMDGPU.load.const(i32 9) %60 = call float @llvm.AMDIL.mad.(float %8, float %58, float %59) %61 = call float @llvm.AMDIL.clamp.(float %60, float 0.000000e+00, float 1.000000e+00) %62 = fsub float -0.000000e+00, %61 %63 = fadd float 1.000000e+00, %62 %64 = call float @llvm.AMDGPU.load.const(i32 12) %65 = call float @llvm.AMDGPU.mul(float %64, float %63) %66 = call float @llvm.AMDGPU.load.const(i32 13) %67 = call float @llvm.AMDGPU.mul(float %66, float %63) %68 = call float @llvm.AMDGPU.load.const(i32 14) %69 = call float @llvm.AMDGPU.mul(float %68, float %63) %70 = call float @llvm.AMDIL.mad.(float %55, float %61, float %65) %71 = call float @llvm.AMDIL.mad.(float %56, float %61, float %67) %72 = call float @llvm.AMDIL.mad.(float %57, float %61, float %69) %73 = call float @llvm.AMDIL.clamp.(float %70, float 0.000000e+00, float 1.000000e+00) %74 = call float @llvm.AMDIL.clamp.(float %71, float 0.000000e+00, float 1.000000e+00) %75 = call float @llvm.AMDIL.clamp.(float %72, float 0.000000e+00, float 1.000000e+00) %76 = call float @llvm.AMDIL.clamp.(float %54, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %73, i32 8) call void @llvm.AMDGPU.store.output(float %74, i32 9) call void @llvm.AMDGPU.store.output(float %75, i32 10) call void @llvm.AMDGPU.store.output(float %76, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T6_W in %vreg0, %T6_Y in %vreg1, %T6_X in %vreg2, %T5_W in %vreg3, %T5_Y in %vreg4, %T5_X in %vreg5, %T4_X in %vreg6, %T3_Z in %vreg7, %T3_Y in %vreg8, %T3_X in %vreg9, %T2_W in %vreg10, %T2_Z in %vreg11, %T2_Y in %vreg12, %T2_X in %vreg13 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T6_W %T6_Y %T6_X %T5_W %T5_Y %T5_X %T4_X %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T3_W = RECIP_IEEE_eg %T5_W, pred:%PRED_SEL_OFF %T4_Y = RECIP_IEEE_eg %T6_W, pred:%PRED_SEL_OFF %T8_X = MUL %T5_X, %T3_W, pred:%PRED_SEL_OFF, %T8_XYZW %T7_X = MUL %T6_X, %T4_Y, pred:%PRED_SEL_OFF, %T7_XYZW %T3_W = MUL %T5_Y, %T3_W, pred:%PRED_SEL_OFF %T4_Y = MUL %T6_Y, %T4_Y, pred:%PRED_SEL_OFF %T8_Y = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T7_Y = MOV %T4_Y, 0, pred:%noreg, %T7_XYZW %T8_Z = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T3_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T7_Z = MOV %T4_Y, 0, pred:%noreg, %T7_XYZW %T8_W = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T5_XYZW = TEX_SAMPLE %T8_XYZW, 1, 2 %T7_W = MOV %T3_W, 0, pred:%noreg, %T7_XYZW %T6_X = MULADD_eg %T4_X, %C2_X, %C2_Y, pred:%PRED_SEL_OFF %T6_Y = MUL %T5_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T5_Y, %T2_Y, pred:%PRED_SEL_OFF %T4_XYZW = TEX_SAMPLE %T7_XYZW, 0, 2 %T6_Z = ADD %T4_X, %T6_Y, pred:%PRED_SEL_OFF %T6_Y = ADD %T4_Y, %T2_X, pred:%PRED_SEL_OFF %T2_Z = MUL %T5_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T6_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T2_Y = ADD %T2_Y, %T3_W, pred:%PRED_SEL_OFF %T3_W = ADD %T4_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MOV %T6_Z, 1, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MUL %C3_X, %T2_Y, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %T2_X, %T3_X, pred:%PRED_SEL_OFF %T3_X = MOV %T6_Y, 1, pred:%PRED_SEL_OFF %T3_X = ADD %T3_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C3_Y, %T2_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_X, %T2_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_Y = ADD %T3_Y, %T3_Z, pred:%PRED_SEL_OFF %T2_Y = MUL %C3_Z, %T2_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T3_Y, %T2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_Y = MUL %T5_W, %T2_W, pred:%PRED_SEL_OFF, %T5_XYZW %T2_W = MUL %T4_W, %T2_Y, pred:%PRED_SEL_OFF, %T4_XYZW %T2_Y = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T3_Y, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 182 dw -- 9 gprs --------------------- E 0000 00000006 ALU ADDR:12 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0CC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:52 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 40946B90 INST:0xd7 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 60946B90 * INST:0xd7 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 00946B10 INST:0xd6 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 20946B10 INST:0xd6 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0059 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 40B46B90 INST:0xd7 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0067 60B46B90 * INST:0xd7 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 00B46B10 INST:0xd6 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 20B46B10 INST:0xd6 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 40D46B90 INST:0xd7 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 80388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 60D46B90 * INST:0xd7 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 00D46B10 INST:0xd6 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 20D46B10 INST:0xd6 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 80000C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0093 60604310 * INST:0x86 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 001FE005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 01000090 INST:0x1 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 80000C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 20804310 * INST:0x86 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 001FE006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 00E00090 INST:0x1 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 001FE406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 20880090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 81806405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 60600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0111 20E00C90 * INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 0000003A TEX/VTX ADDR:116 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0116 00080310 INST:0x10 RESOURCE_ID:3 SRC(GPR:8 REL:0) 0117 F00D1005 DST(GPR:5 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0118 68808000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:1 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0119 00000000 0004 4000003C ALU ADDR:120 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0120 00104004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 00D28482 INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:4 SRC2(SEL:130 REL:0 CHAN:1 NEG:0) 0122 00004005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 20C00090 INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 80804405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0127 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 00000040 TEX/VTX ADDR:128 0007 80400000 TEX/VTX INST:0x1 COUNT:1 0128 00070210 INST:0x10 RESOURCE_ID:2 SRC(GPR:7 REL:0) 0129 F00D1004 DST(GPR:4 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0130 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0131 00000000 0008 40000042 ALU ADDR:132 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0009 A0600000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:25 0132 00000006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 80500C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:4 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 00004404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 20C00010 INST:0x0 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 0080C004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 40C00010 INST:0x0 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 81004805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0139 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 018064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 20400010 INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 00000806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 C0500C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:4 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 81004804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 60600010 * INST:0x0 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 009FC083 SRC0(SEL:131 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 800068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0151 40400010 * INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 800048FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 404280FE * INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0156 008060FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 00640010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 80804483 SRC0(SEL:131 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0159 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 000040FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0162 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0163 A0600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 010064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 20600010 INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 80804883 SRC0(SEL:131 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0167 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 000044FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 206280FF INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0172 81804C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 801FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0179 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0181 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0011 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL IN[3] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL CONST[0..8] DCL CONST[10..18] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: DP3 TEMP[1].x, TEMP[0], TEMP[0] 8: RSQ TEMP[1].x, TEMP[1] 9: MUL TEMP[0], TEMP[0], TEMP[1].xxxx 10: MOV TEMP[2].w, CONST[7].xxxx 11: MOV TEMP[3], CONST[8] 12: MOV TEMP[4], IMM[0].xxxy 13: MOV_SAT OUT[1], TEMP[3] 14: MOV_SAT OUT[2], TEMP[4] 15: MUL TEMP[5], IN[0].xxxx, CONST[12] 16: MAD TEMP[5], IN[0].yyyy, CONST[13], TEMP[5] 17: MAD TEMP[5], IN[0].zzzz, CONST[14], TEMP[5] 18: MAD TEMP[5], IN[0].wwww, CONST[15], TEMP[5] 19: DP3 TEMP[6].x, TEMP[5], TEMP[5] 20: RSQ TEMP[6].x, TEMP[6] 21: MUL TEMP[7], TEMP[5], TEMP[6].xxxx 22: SUB TEMP[6], CONST[10], TEMP[7] 23: DP3 TEMP[8].x, TEMP[6], TEMP[6] 24: RSQ TEMP[8].x, TEMP[8] 25: MUL TEMP[6], TEMP[6], TEMP[8].xxxx 26: DP3 TEMP[2].x, TEMP[0], CONST[10] 27: DP3 TEMP[2].y, TEMP[0], TEMP[6] 28: LIT TEMP[1], TEMP[2] 29: ADD TEMP[3], CONST[16], TEMP[3] 30: MAD_SAT OUT[1].xyz, TEMP[1].yyyy, CONST[17], TEMP[3] 31: MAD_SAT OUT[2].xyz, TEMP[1].zzzz, CONST[18], TEMP[4] 32: ABS OUT[3].x, TEMP[5].zzzz 33: MOV OUT[3].yzw, IMM[0].xxxy 34: MOV OUT[4], IN[2] 35: MOV OUT[5], IN[3] 36: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.R600.load.input(i32 16) %13 = call float @llvm.R600.load.input(i32 17) %14 = call float @llvm.R600.load.input(i32 18) %15 = call float @llvm.R600.load.input(i32 19) %16 = call float @llvm.AMDGPU.load.const(i32 0) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 1) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 2) %21 = call float @llvm.AMDGPU.mul(float %0, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 3) %23 = call float @llvm.AMDGPU.mul(float %0, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 4) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 5) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 6) %29 = call float @llvm.AMDIL.mad.(float %1, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 7) %31 = call float @llvm.AMDIL.mad.(float %1, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 8) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 9) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 10) %37 = call float @llvm.AMDIL.mad.(float %2, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 11) %39 = call float @llvm.AMDIL.mad.(float %2, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 12) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 13) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 14) %45 = call float @llvm.AMDIL.mad.(float %3, float %44, float %37) %46 = call float @llvm.AMDGPU.load.const(i32 15) %47 = call float @llvm.AMDIL.mad.(float %3, float %46, float %39) %48 = call float @llvm.AMDGPU.load.const(i32 16) %49 = call float @llvm.AMDGPU.load.const(i32 17) %50 = call float @llvm.AMDGPU.load.const(i32 18) %51 = insertelement <4 x float> undef, float %4, i32 0 %52 = insertelement <4 x float> %51, float %5, i32 1 %53 = insertelement <4 x float> %52, float %6, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = insertelement <4 x float> undef, float %48, i32 0 %56 = insertelement <4 x float> %55, float %49, i32 1 %57 = insertelement <4 x float> %56, float %50, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = call float @llvm.AMDGPU.dp4(<4 x float> %54, <4 x float> %58) %60 = call float @llvm.AMDGPU.load.const(i32 20) %61 = call float @llvm.AMDGPU.load.const(i32 21) %62 = call float @llvm.AMDGPU.load.const(i32 22) %63 = insertelement <4 x float> undef, float %4, i32 0 %64 = insertelement <4 x float> %63, float %5, i32 1 %65 = insertelement <4 x float> %64, float %6, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = insertelement <4 x float> undef, float %60, i32 0 %68 = insertelement <4 x float> %67, float %61, i32 1 %69 = insertelement <4 x float> %68, float %62, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = call float @llvm.AMDGPU.dp4(<4 x float> %66, <4 x float> %70) %72 = call float @llvm.AMDGPU.load.const(i32 24) %73 = call float @llvm.AMDGPU.load.const(i32 25) %74 = call float @llvm.AMDGPU.load.const(i32 26) %75 = insertelement <4 x float> undef, float %4, i32 0 %76 = insertelement <4 x float> %75, float %5, i32 1 %77 = insertelement <4 x float> %76, float %6, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = insertelement <4 x float> undef, float %72, i32 0 %80 = insertelement <4 x float> %79, float %73, i32 1 %81 = insertelement <4 x float> %80, float %74, i32 2 %82 = insertelement <4 x float> %81, float 0.000000e+00, i32 3 %83 = call float @llvm.AMDGPU.dp4(<4 x float> %78, <4 x float> %82) %84 = insertelement <4 x float> undef, float %59, i32 0 %85 = insertelement <4 x float> %84, float %71, i32 1 %86 = insertelement <4 x float> %85, float %83, i32 2 %87 = insertelement <4 x float> %86, float 0.000000e+00, i32 3 %88 = insertelement <4 x float> undef, float %59, i32 0 %89 = insertelement <4 x float> %88, float %71, i32 1 %90 = insertelement <4 x float> %89, float %83, i32 2 %91 = insertelement <4 x float> %90, float 0.000000e+00, i32 3 %92 = call float @llvm.AMDGPU.dp4(<4 x float> %87, <4 x float> %91) %93 = call float @llvm.AMDIL.fabs.(float %92) %94 = call float @llvm.AMDGPU.rsq(float %93) %95 = call float @llvm.AMDGPU.mul(float %59, float %94) %96 = call float @llvm.AMDGPU.mul(float %71, float %94) %97 = call float @llvm.AMDGPU.mul(float %83, float %94) %98 = call float @llvm.AMDGPU.mul(float %39, float %94) %99 = call float @llvm.AMDGPU.load.const(i32 28) %100 = call float @llvm.AMDGPU.load.const(i32 32) %101 = call float @llvm.AMDGPU.load.const(i32 33) %102 = call float @llvm.AMDGPU.load.const(i32 34) %103 = call float @llvm.AMDGPU.load.const(i32 35) %104 = call float @llvm.AMDIL.clamp.(float %100, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDIL.clamp.(float %101, float 0.000000e+00, float 1.000000e+00) %106 = call float @llvm.AMDIL.clamp.(float %102, float 0.000000e+00, float 1.000000e+00) %107 = call float @llvm.AMDIL.clamp.(float %103, float 0.000000e+00, float 1.000000e+00) %108 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %109 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %110 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %111 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %112 = call float @llvm.AMDGPU.load.const(i32 48) %113 = call float @llvm.AMDGPU.mul(float %0, float %112) %114 = call float @llvm.AMDGPU.load.const(i32 49) %115 = call float @llvm.AMDGPU.mul(float %0, float %114) %116 = call float @llvm.AMDGPU.load.const(i32 50) %117 = call float @llvm.AMDGPU.mul(float %0, float %116) %118 = call float @llvm.AMDGPU.load.const(i32 51) %119 = call float @llvm.AMDGPU.mul(float %0, float %118) %120 = call float @llvm.AMDGPU.load.const(i32 52) %121 = call float @llvm.AMDIL.mad.(float %1, float %120, float %113) %122 = call float @llvm.AMDGPU.load.const(i32 53) %123 = call float @llvm.AMDIL.mad.(float %1, float %122, float %115) %124 = call float @llvm.AMDGPU.load.const(i32 54) %125 = call float @llvm.AMDIL.mad.(float %1, float %124, float %117) %126 = call float @llvm.AMDGPU.load.const(i32 55) %127 = call float @llvm.AMDIL.mad.(float %1, float %126, float %119) %128 = call float @llvm.AMDGPU.load.const(i32 56) %129 = call float @llvm.AMDIL.mad.(float %2, float %128, float %121) %130 = call float @llvm.AMDGPU.load.const(i32 57) %131 = call float @llvm.AMDIL.mad.(float %2, float %130, float %123) %132 = call float @llvm.AMDGPU.load.const(i32 58) %133 = call float @llvm.AMDIL.mad.(float %2, float %132, float %125) %134 = call float @llvm.AMDGPU.load.const(i32 59) %135 = call float @llvm.AMDIL.mad.(float %2, float %134, float %127) %136 = call float @llvm.AMDGPU.load.const(i32 60) %137 = call float @llvm.AMDIL.mad.(float %3, float %136, float %129) %138 = call float @llvm.AMDGPU.load.const(i32 61) %139 = call float @llvm.AMDIL.mad.(float %3, float %138, float %131) %140 = call float @llvm.AMDGPU.load.const(i32 62) %141 = call float @llvm.AMDIL.mad.(float %3, float %140, float %133) %142 = call float @llvm.AMDGPU.load.const(i32 63) %143 = call float @llvm.AMDIL.mad.(float %3, float %142, float %135) %144 = insertelement <4 x float> undef, float %137, i32 0 %145 = insertelement <4 x float> %144, float %139, i32 1 %146 = insertelement <4 x float> %145, float %141, i32 2 %147 = insertelement <4 x float> %146, float 0.000000e+00, i32 3 %148 = insertelement <4 x float> undef, float %137, i32 0 %149 = insertelement <4 x float> %148, float %139, i32 1 %150 = insertelement <4 x float> %149, float %141, i32 2 %151 = insertelement <4 x float> %150, float 0.000000e+00, i32 3 %152 = call float @llvm.AMDGPU.dp4(<4 x float> %147, <4 x float> %151) %153 = call float @llvm.AMDIL.fabs.(float %152) %154 = call float @llvm.AMDGPU.rsq(float %153) %155 = call float @llvm.AMDGPU.mul(float %137, float %154) %156 = call float @llvm.AMDGPU.mul(float %139, float %154) %157 = call float @llvm.AMDGPU.mul(float %141, float %154) %158 = call float @llvm.AMDGPU.mul(float %143, float %154) %159 = call float @llvm.AMDGPU.load.const(i32 40) %160 = fsub float %159, %155 %161 = call float @llvm.AMDGPU.load.const(i32 41) %162 = fsub float %161, %156 %163 = call float @llvm.AMDGPU.load.const(i32 42) %164 = fsub float %163, %157 %165 = call float @llvm.AMDGPU.load.const(i32 43) %166 = fsub float %165, %158 %167 = insertelement <4 x float> undef, float %160, i32 0 %168 = insertelement <4 x float> %167, float %162, i32 1 %169 = insertelement <4 x float> %168, float %164, i32 2 %170 = insertelement <4 x float> %169, float 0.000000e+00, i32 3 %171 = insertelement <4 x float> undef, float %160, i32 0 %172 = insertelement <4 x float> %171, float %162, i32 1 %173 = insertelement <4 x float> %172, float %164, i32 2 %174 = insertelement <4 x float> %173, float 0.000000e+00, i32 3 %175 = call float @llvm.AMDGPU.dp4(<4 x float> %170, <4 x float> %174) %176 = call float @llvm.AMDIL.fabs.(float %175) %177 = call float @llvm.AMDGPU.rsq(float %176) %178 = call float @llvm.AMDGPU.mul(float %160, float %177) %179 = call float @llvm.AMDGPU.mul(float %162, float %177) %180 = call float @llvm.AMDGPU.mul(float %164, float %177) %181 = call float @llvm.AMDGPU.mul(float %166, float %177) %182 = call float @llvm.AMDGPU.load.const(i32 40) %183 = call float @llvm.AMDGPU.load.const(i32 41) %184 = call float @llvm.AMDGPU.load.const(i32 42) %185 = insertelement <4 x float> undef, float %95, i32 0 %186 = insertelement <4 x float> %185, float %96, i32 1 %187 = insertelement <4 x float> %186, float %97, i32 2 %188 = insertelement <4 x float> %187, float 0.000000e+00, i32 3 %189 = insertelement <4 x float> undef, float %182, i32 0 %190 = insertelement <4 x float> %189, float %183, i32 1 %191 = insertelement <4 x float> %190, float %184, i32 2 %192 = insertelement <4 x float> %191, float 0.000000e+00, i32 3 %193 = call float @llvm.AMDGPU.dp4(<4 x float> %188, <4 x float> %192) %194 = insertelement <4 x float> undef, float %95, i32 0 %195 = insertelement <4 x float> %194, float %96, i32 1 %196 = insertelement <4 x float> %195, float %97, i32 2 %197 = insertelement <4 x float> %196, float 0.000000e+00, i32 3 %198 = insertelement <4 x float> undef, float %178, i32 0 %199 = insertelement <4 x float> %198, float %179, i32 1 %200 = insertelement <4 x float> %199, float %180, i32 2 %201 = insertelement <4 x float> %200, float 0.000000e+00, i32 3 %202 = call float @llvm.AMDGPU.dp4(<4 x float> %197, <4 x float> %201) %203 = call float @llvm.AMDIL.max.(float %193, float 0.000000e+00) %204 = call float @llvm.AMDIL.max.(float %202, float 0.000000e+00) %205 = call float @llvm.pow.f32(float %204, float %99) %206 = fcmp ult float %193, 0.000000e+00 %207 = select i1 %206, float 0.000000e+00, float %205 %208 = call float @llvm.AMDGPU.load.const(i32 64) %209 = fadd float %208, %100 %210 = call float @llvm.AMDGPU.load.const(i32 65) %211 = fadd float %210, %101 %212 = call float @llvm.AMDGPU.load.const(i32 66) %213 = fadd float %212, %102 %214 = call float @llvm.AMDGPU.load.const(i32 67) %215 = fadd float %214, %103 %216 = call float @llvm.AMDGPU.load.const(i32 68) %217 = call float @llvm.AMDIL.mad.(float %203, float %216, float %209) %218 = call float @llvm.AMDGPU.load.const(i32 69) %219 = call float @llvm.AMDIL.mad.(float %203, float %218, float %211) %220 = call float @llvm.AMDGPU.load.const(i32 70) %221 = call float @llvm.AMDIL.mad.(float %203, float %220, float %213) %222 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %223 = call float @llvm.AMDIL.clamp.(float %219, float 0.000000e+00, float 1.000000e+00) %224 = call float @llvm.AMDIL.clamp.(float %221, float 0.000000e+00, float 1.000000e+00) %225 = call float @llvm.AMDGPU.load.const(i32 72) %226 = call float @llvm.AMDIL.mad.(float %207, float %225, float 0.000000e+00) %227 = call float @llvm.AMDGPU.load.const(i32 73) %228 = call float @llvm.AMDIL.mad.(float %207, float %227, float 0.000000e+00) %229 = call float @llvm.AMDGPU.load.const(i32 74) %230 = call float @llvm.AMDIL.mad.(float %207, float %229, float 0.000000e+00) %231 = call float @llvm.AMDIL.clamp.(float %226, float 0.000000e+00, float 1.000000e+00) %232 = call float @llvm.AMDIL.clamp.(float %228, float 0.000000e+00, float 1.000000e+00) %233 = call float @llvm.AMDIL.clamp.(float %230, float 0.000000e+00, float 1.000000e+00) %234 = call float @llvm.AMDIL.fabs.(float %141) call void @llvm.AMDGPU.store.output(float %41, i32 4) call void @llvm.AMDGPU.store.output(float %43, i32 5) call void @llvm.AMDGPU.store.output(float %45, i32 6) call void @llvm.AMDGPU.store.output(float %47, i32 7) call void @llvm.AMDGPU.store.output(float %222, i32 8) call void @llvm.AMDGPU.store.output(float %223, i32 9) call void @llvm.AMDGPU.store.output(float %224, i32 10) call void @llvm.AMDGPU.store.output(float %107, i32 11) call void @llvm.AMDGPU.store.output(float %231, i32 12) call void @llvm.AMDGPU.store.output(float %232, i32 13) call void @llvm.AMDGPU.store.output(float %233, i32 14) call void @llvm.AMDGPU.store.output(float %111, i32 15) call void @llvm.AMDGPU.store.output(float %234, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) call void @llvm.AMDGPU.store.output(float %12, i32 24) call void @llvm.AMDGPU.store.output(float %13, i32 25) call void @llvm.AMDGPU.store.output(float %14, i32 26) call void @llvm.AMDGPU.store.output(float %15, i32 27) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T4_W in %vreg0, %T4_Z in %vreg1, %T4_Y in %vreg2, %T4_X in %vreg3, %T3_W in %vreg4, %T3_Z in %vreg5, %T3_Y in %vreg6, %T3_X in %vreg7, %T2_Z in %vreg8, %T2_Y in %vreg9, %T2_X in %vreg10, %T1_W in %vreg11, %T1_Z in %vreg12, %T1_Y in %vreg13, %T1_X in %vreg14 Function Live Outs: %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T7_X = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T6_X = MOV %T4_X, 0, pred:%noreg %T6_Y = MOV %T4_Y, 0, pred:%noreg %T6_Z = MOV %T4_Z, 0, pred:%noreg %T6_W = MOV %T4_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T1_X, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T1_X, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T1_Z, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T11_X = MOV %T3_X, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %T3_Y, 0, pred:%noreg, %T11_XYZW %T11_Z = MOV %T3_Z, 0, pred:%noreg, %T11_XYZW %T11_W = MOV %T3_W, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %T2_X, 0, pred:%noreg, %T11_XYZW %T11_Z = MOV %T4_X, 0, pred:%noreg, %T11_XYZW %T8_X = MOV %C4_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %C4_Y, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %C5_X, 0, pred:%noreg, %T9_XYZW %T7_Y = MOV %T2_Y, 0, pred:%noreg, %T7_XYZW %T9_Y = MOV %C5_Y, 0, pred:%noreg, %T9_XYZW %T10_X = MOV %C6_X, 0, pred:%noreg, %T10_XYZW %T8_Z = MOV %C4_Z, 0, pred:%noreg, %T8_XYZW %T7_Z = MOV %T2_Z, 0, pred:%noreg, %T7_XYZW %T9_Z = MOV %C5_Z, 0, pred:%noreg, %T9_XYZW %T10_Y = MOV %C6_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %C6_Z, 0, pred:%noreg, %T10_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T11_W = MOV %T4_Z, 0, pred:%noreg, %T11_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T11_X, %T11_Y, %T11_Z, %T11_W * %T2_X = DOT4_eg %T11_X, %T11_X, 40; flags: * %T2_Y = DOT4_eg %T11_Y, %T11_Y, 32; flags: * %T2_Z = DOT4_eg %T11_Z, %T11_Z, 40; flags: * %T2_W = DOT4_eg %T11_W, %T11_W, 8; flags: %T2_Y = MOV %T2_Y, 256, pred:%PRED_SEL_OFF %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T3_X, %T2_Z, pred:%PRED_SEL_OFF, %T3_XYZW %T4_Y = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T11_X = MUL %T4_X, %T2_Z, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T2_X = MOV %T2_Y, 128, pred:%PRED_SEL_OFF %T2_X = ADD %C10_X, %T2_X, pred:%PRED_SEL_OFF, %T2_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T3_X = DOT4_eg %T7_X, %T8_X, 32; flags: * %T3_Y = DOT4_eg %T7_Y, %T8_Y, 40; flags: * %T3_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T3_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T4_Y = MOV %T4_Y, 128, pred:%PRED_SEL_OFF %T4_W = ADD %C10_Y, %T4_Y, pred:%PRED_SEL_OFF BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T7_X, %T9_X, %T7_Y, %T9_Y, %T7_Z, %T9_Z, %T7_W, %T9_W * %T4_X = DOT4_eg %T7_X, %T9_X, 40; flags: * %T4_Y = DOT4_eg %T7_Y, %T9_Y, 32; flags: * %T4_Z = DOT4_eg %T7_Z, %T9_Z, 40; flags: * %T4_W = DOT4_eg %T7_W, %T9_W, 8; flags: %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T8_X = MOV %T11_X, 128, pred:%PRED_SEL_OFF %T8_X = ADD %C10_Z, %T8_X, pred:%PRED_SEL_OFF BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T7_X, %T10_X, %T7_Y, %T10_Y, %T7_Z, %T10_Z, %T7_W, %T10_W * %T7_X = DOT4_eg %T7_X, %T10_X, 32; flags: * %T7_Y = DOT4_eg %T7_Y, %T10_Y, 40; flags: * %T7_Z = DOT4_eg %T7_Z, %T10_Z, 40; flags: * %T7_W = DOT4_eg %T7_W, %T10_W, 8; flags: %T9_X = MOV %T2_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T2_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T2_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T2_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T4_W, 0, pred:%noreg, %T9_XYZW %T10_X = MOV %T3_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T3_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T3_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T3_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T4_Y, 0, pred:%noreg, %T10_XYZW %T9_Z = MOV %T8_X, 0, pred:%noreg, %T9_XYZW %T10_Z = MOV %T7_X, 0, pred:%noreg, %T10_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T7_X = DOT4_eg %T9_X, %T9_X, 40; flags: * %T7_Y = DOT4_eg %T9_Y, %T9_Y, 32; flags: * %T7_Z = DOT4_eg %T9_Z, %T9_Z, 40; flags: * %T7_W = DOT4_eg %T9_W, %T9_W, 8; flags: BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T7_X = DOT4_eg %T10_X, %T10_X, 40; flags: * %T7_Y = DOT4_eg %T10_Y, %T10_Y, 40; flags: * %T7_Z = DOT4_eg %T10_Z, %T10_Z, 32; flags: * %T7_W = DOT4_eg %T10_W, %T10_W, 8; flags: %T7_Y = MOV %T7_Y, 256, pred:%PRED_SEL_OFF %T7_Z = MOV %T7_Z, 256, pred:%PRED_SEL_OFF %T7_Y = RECIPSQRT_CLAMPED_eg %T7_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T2_X, %T7_Y, pred:%PRED_SEL_OFF, %T2_XYZW, %T2_XYZW %T4_W = MUL %T4_W, %T7_Y, pred:%PRED_SEL_OFF %T7_Z = RECIPSQRT_CLAMPED_eg %T7_Z, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T7_Z, pred:%PRED_SEL_OFF, %T3_XYZW, %T3_XYZW %T8_Y = MUL %T4_Y, %T7_Z, pred:%PRED_SEL_OFF %T4_Y = MUL %T8_X, %T7_Y, pred:%PRED_SEL_OFF %T8_X = MUL %T7_X, %T7_Z, pred:%PRED_SEL_OFF %T8_W = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T7_X = MOV %C10_X, 0, pred:%noreg, %T7_XYZW %T8_Z = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T7_Y = MOV %C10_Y, 0, pred:%noreg, %T7_XYZW %T8_W = MULADD_eg %T1_Y, %C1_X, %T8_W, pred:%PRED_SEL_OFF %T2_Y = MOV %T4_W, 0, pred:%noreg, %T2_XYZW %T3_Y = MOV %T8_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T8_X, 0, pred:%noreg, %T3_XYZW %T4_W = MULADD_eg %T1_Y, %C1_Y, %T8_Z, pred:%PRED_SEL_OFF %T7_Z = MOV %C10_Z, 0, pred:%noreg, %T7_XYZW %T8_Z = MULADD_eg %T1_Z, %C2_X, %T8_W, pred:%PRED_SEL_OFF %T2_Z = MOV %T4_Y, 0, pred:%noreg, %T2_XYZW %T4_Y = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T8_X = MULADD_eg %T1_Y, %C1_Z, %T4_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T1_Z, %C2_Y, %T4_W, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW %T8_Y = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T1_W, %C3_X, %T8_Z, pred:%PRED_SEL_OFF %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T2_X, %T3_Y, %T2_Y, %T3_Z, %T2_Z, %T3_W, %T2_W * %T2_X = DOT4_eg %T3_X, %T2_X, 32; flags: * %T2_Y = DOT4_eg %T3_Y, %T2_Y, 40; flags: * %T2_Z = DOT4_eg %T3_Z, %T2_Z, 40; flags: * %T2_W = DOT4_eg %T3_W, %T2_W, 8; flags: %T4_Y = MAX %T2_X, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T7_X, %T3_Y, %T7_Y, %T3_Z, %T7_Z, %T3_W, %T7_W * %T2_X = DOT4_eg %T3_X, %T7_X, 40; flags: * %T2_Y = DOT4_eg %T3_Y, %T7_Y, 40; flags: * %T2_Z = DOT4_eg %T3_Z, %T7_Z, 32; flags: * %T2_W = DOT4_eg %T3_W, %T7_W, 8; flags: %T2_X = MULADD_eg %T1_Z, %C2_Z, %T8_X, pred:%PRED_SEL_OFF %T2_W = MAX %T2_Z, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T1_W, %C3_Y, %T4_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T8_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_Z, %T2_X, pred:%PRED_SEL_OFF %T3_X = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Y = MOV %T2_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T1_Z, pred:%PRED_SEL_OFF %T2_Y = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_W, %C17_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = LOG_IEEE_eg %T4_Y, pred:%PRED_SEL_OFF %T1_Z = MOV %T2_X, 0, pred:%noreg %T2_Y = MULADD_eg %T2_W, %C17_Y, %T2_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C7_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_W, %C17_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_X = EXP_IEEE_eg %T3_Y, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Z, %T3_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 344 dw -- 12 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000007 ALU ADDR:14 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 80118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 8011A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 004280FF * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0036 0011C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0038 80918001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 8091A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0042 01118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 8091C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0046 0111A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 8011EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0050 0111C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0052 8091EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0054 0111EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0056 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 61600C90 INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 01600C90 * INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0077 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 40E00C90 * INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 80000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0093 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 0001600B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 0081640B SRC0(SEL:11 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0097 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 0101680B SRC0(SEL:11 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0101 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 20400C91 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 001FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 01680090 INST:0x1 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 801FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 800014FE SRC0(SEL:254 REL:0 CHAN:1 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 00400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0121 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 00605F10 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 20605F00 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 018100FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 60605F00 INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 80001404 SRC0(SEL:4 REL:0 CHAN:1 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0131 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 00012007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 00812407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 01012807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 01812C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 801FE48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 60800010 * INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 0000100B SRC0(SEL:11 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0145 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 00014007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0147 00E05F10 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00814407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 01014807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 019FCC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 60E05F00 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 801FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 01000010 * INST:0x0 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0165 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0175 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00000008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 80000007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0181 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 00812409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 20E05F10 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 60E05F00 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0191 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 0081440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 0101480A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 40E05F10 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 001FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 60E05F00 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0201 20E00C91 * INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 40E00C91 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0205 20E04390 * INST:0x87 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 001FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 800008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 40E04390 * INST:0x87 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 001FE404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 21000090 INST:0x1 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 8080E008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0217 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 0100E007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 01080090 INST:0x1 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 0000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 41000090 INST:0x1 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 00100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 61000090 INST:0x1 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 8000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 61028CFE INST:0x14 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0234 80000408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 20600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 0000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0239 60828808 * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:2 NEG:0) 0240 01100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0243 41028C08 INST:0x14 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:3 NEG:0) 0244 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0245 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 010284FE INST:0x14 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0248 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 60828C04 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0250 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 81900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 21000090 * INST:0x1 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0B00000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:45 0254 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00268808 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:8 REL:0 CHAN:2 NEG:0) 0256 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0258 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 00804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 01004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0265 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 819FC0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0267 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 0000E003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0269 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 0080E403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0272 0100E803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0273 40445F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 0180EC03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:7 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0275 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0277 20800190 * INST:0x3 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 01104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0279 00428008 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:0 NEG:0) 0280 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0281 20428C04 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0282 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 60400190 * INST:0x3 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 01106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0285 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0286 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 20228408 * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:8 REL:0 CHAN:1 NEG:0) 0288 80110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 00600010 * INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0292 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 40228401 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0294 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0295 602288FE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0296 80910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0297 20400010 * INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 00122C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0299 00628003 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0300 00922C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0301 204284FE INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0302 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0303 40200C90 INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0305 20604190 * INST:0x83 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0306 801FE087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0308 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0309 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0310 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0311 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 01122C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0313 604288FE INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0314 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0315 00604090 * INST:0x81 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0316 001FE802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0317 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0318 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0319 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0321 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0323 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0324 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0325 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0326 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0327 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0328 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0329 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0331 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 01124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0333 60628804 INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0334 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0336 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0337 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0338 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0339 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0340 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0341 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0342 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0343 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95210688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:2 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 20 dw -- 5 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800C00 TEX/VTX INST:0x2 COUNT:4 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000100 INST:0 FETCH_TYPE:0 BUFFER_ID:1 0009 8C151002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0010 00080000 ENDIAN:0 OFFSET:0 0011 00000000 0012 7C000200 INST:0 FETCH_TYPE:0 BUFFER_ID:2 0013 87961003 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:3 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0014 00080000 ENDIAN:0 OFFSET:0 0015 00000000 0016 7C000300 INST:0 FETCH_TYPE:0 BUFFER_ID:3 0017 87961004 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:4 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0018 00080000 ENDIAN:0 OFFSET:0 0019 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL CONST[0..8] DCL CONST[10..18] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: DP3 TEMP[1].x, TEMP[0], TEMP[0] 8: RSQ TEMP[1].x, TEMP[1] 9: MUL TEMP[0], TEMP[0], TEMP[1].xxxx 10: MOV TEMP[2].w, CONST[7].xxxx 11: MOV TEMP[3], CONST[8] 12: MOV TEMP[4], IMM[0].xxxy 13: MOV_SAT OUT[1], TEMP[3] 14: MOV_SAT OUT[2], TEMP[4] 15: MUL TEMP[5], IN[0].xxxx, CONST[12] 16: MAD TEMP[5], IN[0].yyyy, CONST[13], TEMP[5] 17: MAD TEMP[5], IN[0].zzzz, CONST[14], TEMP[5] 18: MAD TEMP[5], IN[0].wwww, CONST[15], TEMP[5] 19: DP3 TEMP[6].x, TEMP[5], TEMP[5] 20: RSQ TEMP[6].x, TEMP[6] 21: MUL TEMP[7], TEMP[5], TEMP[6].xxxx 22: SUB TEMP[6], CONST[10], TEMP[7] 23: DP3 TEMP[8].x, TEMP[6], TEMP[6] 24: RSQ TEMP[8].x, TEMP[8] 25: MUL TEMP[6], TEMP[6], TEMP[8].xxxx 26: DP3 TEMP[2].x, TEMP[0], CONST[10] 27: DP3 TEMP[2].y, TEMP[0], TEMP[6] 28: LIT TEMP[1], TEMP[2] 29: ADD TEMP[3], CONST[16], TEMP[3] 30: MAD_SAT OUT[1].xyz, TEMP[1].yyyy, CONST[17], TEMP[3] 31: MAD_SAT OUT[2].xyz, TEMP[1].zzzz, CONST[18], TEMP[4] 32: ABS OUT[3].x, TEMP[5].zzzz 33: MOV OUT[3].yzw, IMM[0].xxxy 34: MOV OUT[4], IN[2] 35: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = insertelement <4 x float> undef, float %55, i32 0 %81 = insertelement <4 x float> %80, float %67, i32 1 %82 = insertelement <4 x float> %81, float %79, i32 2 %83 = insertelement <4 x float> %82, float 0.000000e+00, i32 3 %84 = insertelement <4 x float> undef, float %55, i32 0 %85 = insertelement <4 x float> %84, float %67, i32 1 %86 = insertelement <4 x float> %85, float %79, i32 2 %87 = insertelement <4 x float> %86, float 0.000000e+00, i32 3 %88 = call float @llvm.AMDGPU.dp4(<4 x float> %83, <4 x float> %87) %89 = call float @llvm.AMDIL.fabs.(float %88) %90 = call float @llvm.AMDGPU.rsq(float %89) %91 = call float @llvm.AMDGPU.mul(float %55, float %90) %92 = call float @llvm.AMDGPU.mul(float %67, float %90) %93 = call float @llvm.AMDGPU.mul(float %79, float %90) %94 = call float @llvm.AMDGPU.mul(float %35, float %90) %95 = call float @llvm.AMDGPU.load.const(i32 28) %96 = call float @llvm.AMDGPU.load.const(i32 32) %97 = call float @llvm.AMDGPU.load.const(i32 33) %98 = call float @llvm.AMDGPU.load.const(i32 34) %99 = call float @llvm.AMDGPU.load.const(i32 35) %100 = call float @llvm.AMDIL.clamp.(float %96, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDIL.clamp.(float %97, float 0.000000e+00, float 1.000000e+00) %102 = call float @llvm.AMDIL.clamp.(float %98, float 0.000000e+00, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float %99, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %106 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %107 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %108 = call float @llvm.AMDGPU.load.const(i32 48) %109 = call float @llvm.AMDGPU.mul(float %0, float %108) %110 = call float @llvm.AMDGPU.load.const(i32 49) %111 = call float @llvm.AMDGPU.mul(float %0, float %110) %112 = call float @llvm.AMDGPU.load.const(i32 50) %113 = call float @llvm.AMDGPU.mul(float %0, float %112) %114 = call float @llvm.AMDGPU.load.const(i32 51) %115 = call float @llvm.AMDGPU.mul(float %0, float %114) %116 = call float @llvm.AMDGPU.load.const(i32 52) %117 = call float @llvm.AMDIL.mad.(float %1, float %116, float %109) %118 = call float @llvm.AMDGPU.load.const(i32 53) %119 = call float @llvm.AMDIL.mad.(float %1, float %118, float %111) %120 = call float @llvm.AMDGPU.load.const(i32 54) %121 = call float @llvm.AMDIL.mad.(float %1, float %120, float %113) %122 = call float @llvm.AMDGPU.load.const(i32 55) %123 = call float @llvm.AMDIL.mad.(float %1, float %122, float %115) %124 = call float @llvm.AMDGPU.load.const(i32 56) %125 = call float @llvm.AMDIL.mad.(float %2, float %124, float %117) %126 = call float @llvm.AMDGPU.load.const(i32 57) %127 = call float @llvm.AMDIL.mad.(float %2, float %126, float %119) %128 = call float @llvm.AMDGPU.load.const(i32 58) %129 = call float @llvm.AMDIL.mad.(float %2, float %128, float %121) %130 = call float @llvm.AMDGPU.load.const(i32 59) %131 = call float @llvm.AMDIL.mad.(float %2, float %130, float %123) %132 = call float @llvm.AMDGPU.load.const(i32 60) %133 = call float @llvm.AMDIL.mad.(float %3, float %132, float %125) %134 = call float @llvm.AMDGPU.load.const(i32 61) %135 = call float @llvm.AMDIL.mad.(float %3, float %134, float %127) %136 = call float @llvm.AMDGPU.load.const(i32 62) %137 = call float @llvm.AMDIL.mad.(float %3, float %136, float %129) %138 = call float @llvm.AMDGPU.load.const(i32 63) %139 = call float @llvm.AMDIL.mad.(float %3, float %138, float %131) %140 = insertelement <4 x float> undef, float %133, i32 0 %141 = insertelement <4 x float> %140, float %135, i32 1 %142 = insertelement <4 x float> %141, float %137, i32 2 %143 = insertelement <4 x float> %142, float 0.000000e+00, i32 3 %144 = insertelement <4 x float> undef, float %133, i32 0 %145 = insertelement <4 x float> %144, float %135, i32 1 %146 = insertelement <4 x float> %145, float %137, i32 2 %147 = insertelement <4 x float> %146, float 0.000000e+00, i32 3 %148 = call float @llvm.AMDGPU.dp4(<4 x float> %143, <4 x float> %147) %149 = call float @llvm.AMDIL.fabs.(float %148) %150 = call float @llvm.AMDGPU.rsq(float %149) %151 = call float @llvm.AMDGPU.mul(float %133, float %150) %152 = call float @llvm.AMDGPU.mul(float %135, float %150) %153 = call float @llvm.AMDGPU.mul(float %137, float %150) %154 = call float @llvm.AMDGPU.mul(float %139, float %150) %155 = call float @llvm.AMDGPU.load.const(i32 40) %156 = fsub float %155, %151 %157 = call float @llvm.AMDGPU.load.const(i32 41) %158 = fsub float %157, %152 %159 = call float @llvm.AMDGPU.load.const(i32 42) %160 = fsub float %159, %153 %161 = call float @llvm.AMDGPU.load.const(i32 43) %162 = fsub float %161, %154 %163 = insertelement <4 x float> undef, float %156, i32 0 %164 = insertelement <4 x float> %163, float %158, i32 1 %165 = insertelement <4 x float> %164, float %160, i32 2 %166 = insertelement <4 x float> %165, float 0.000000e+00, i32 3 %167 = insertelement <4 x float> undef, float %156, i32 0 %168 = insertelement <4 x float> %167, float %158, i32 1 %169 = insertelement <4 x float> %168, float %160, i32 2 %170 = insertelement <4 x float> %169, float 0.000000e+00, i32 3 %171 = call float @llvm.AMDGPU.dp4(<4 x float> %166, <4 x float> %170) %172 = call float @llvm.AMDIL.fabs.(float %171) %173 = call float @llvm.AMDGPU.rsq(float %172) %174 = call float @llvm.AMDGPU.mul(float %156, float %173) %175 = call float @llvm.AMDGPU.mul(float %158, float %173) %176 = call float @llvm.AMDGPU.mul(float %160, float %173) %177 = call float @llvm.AMDGPU.mul(float %162, float %173) %178 = call float @llvm.AMDGPU.load.const(i32 40) %179 = call float @llvm.AMDGPU.load.const(i32 41) %180 = call float @llvm.AMDGPU.load.const(i32 42) %181 = insertelement <4 x float> undef, float %91, i32 0 %182 = insertelement <4 x float> %181, float %92, i32 1 %183 = insertelement <4 x float> %182, float %93, i32 2 %184 = insertelement <4 x float> %183, float 0.000000e+00, i32 3 %185 = insertelement <4 x float> undef, float %178, i32 0 %186 = insertelement <4 x float> %185, float %179, i32 1 %187 = insertelement <4 x float> %186, float %180, i32 2 %188 = insertelement <4 x float> %187, float 0.000000e+00, i32 3 %189 = call float @llvm.AMDGPU.dp4(<4 x float> %184, <4 x float> %188) %190 = insertelement <4 x float> undef, float %91, i32 0 %191 = insertelement <4 x float> %190, float %92, i32 1 %192 = insertelement <4 x float> %191, float %93, i32 2 %193 = insertelement <4 x float> %192, float 0.000000e+00, i32 3 %194 = insertelement <4 x float> undef, float %174, i32 0 %195 = insertelement <4 x float> %194, float %175, i32 1 %196 = insertelement <4 x float> %195, float %176, i32 2 %197 = insertelement <4 x float> %196, float 0.000000e+00, i32 3 %198 = call float @llvm.AMDGPU.dp4(<4 x float> %193, <4 x float> %197) %199 = call float @llvm.AMDIL.max.(float %189, float 0.000000e+00) %200 = call float @llvm.AMDIL.max.(float %198, float 0.000000e+00) %201 = call float @llvm.pow.f32(float %200, float %95) %202 = fcmp ult float %189, 0.000000e+00 %203 = select i1 %202, float 0.000000e+00, float %201 %204 = call float @llvm.AMDGPU.load.const(i32 64) %205 = fadd float %204, %96 %206 = call float @llvm.AMDGPU.load.const(i32 65) %207 = fadd float %206, %97 %208 = call float @llvm.AMDGPU.load.const(i32 66) %209 = fadd float %208, %98 %210 = call float @llvm.AMDGPU.load.const(i32 67) %211 = fadd float %210, %99 %212 = call float @llvm.AMDGPU.load.const(i32 68) %213 = call float @llvm.AMDIL.mad.(float %199, float %212, float %205) %214 = call float @llvm.AMDGPU.load.const(i32 69) %215 = call float @llvm.AMDIL.mad.(float %199, float %214, float %207) %216 = call float @llvm.AMDGPU.load.const(i32 70) %217 = call float @llvm.AMDIL.mad.(float %199, float %216, float %209) %218 = call float @llvm.AMDIL.clamp.(float %213, float 0.000000e+00, float 1.000000e+00) %219 = call float @llvm.AMDIL.clamp.(float %215, float 0.000000e+00, float 1.000000e+00) %220 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %221 = call float @llvm.AMDGPU.load.const(i32 72) %222 = call float @llvm.AMDIL.mad.(float %203, float %221, float 0.000000e+00) %223 = call float @llvm.AMDGPU.load.const(i32 73) %224 = call float @llvm.AMDIL.mad.(float %203, float %223, float 0.000000e+00) %225 = call float @llvm.AMDGPU.load.const(i32 74) %226 = call float @llvm.AMDIL.mad.(float %203, float %225, float 0.000000e+00) %227 = call float @llvm.AMDIL.clamp.(float %222, float 0.000000e+00, float 1.000000e+00) %228 = call float @llvm.AMDIL.clamp.(float %224, float 0.000000e+00, float 1.000000e+00) %229 = call float @llvm.AMDIL.clamp.(float %226, float 0.000000e+00, float 1.000000e+00) %230 = call float @llvm.AMDIL.fabs.(float %137) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %218, i32 8) call void @llvm.AMDGPU.store.output(float %219, i32 9) call void @llvm.AMDGPU.store.output(float %220, i32 10) call void @llvm.AMDGPU.store.output(float %103, i32 11) call void @llvm.AMDGPU.store.output(float %227, i32 12) call void @llvm.AMDGPU.store.output(float %228, i32 13) call void @llvm.AMDGPU.store.output(float %229, i32 14) call void @llvm.AMDGPU.store.output(float %107, i32 15) call void @llvm.AMDGPU.store.output(float %230, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6, %T1_W in %vreg7, %T1_Z in %vreg8, %T1_Y in %vreg9, %T1_X in %vreg10 Function Live Outs: %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_X = MOV %T2_X, 0, pred:%noreg, %T6_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T1_X, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T1_X, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T1_Z, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T10_X = MOV %T3_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T3_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T3_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T3_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T2_X, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T4_X, 0, pred:%noreg, %T10_XYZW %T7_X = MOV %C4_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %C4_Y, 0, pred:%noreg, %T7_XYZW %T8_X = MOV %C5_X, 0, pred:%noreg, %T8_XYZW %T6_Y = MOV %T2_Y, 0, pred:%noreg, %T6_XYZW %T8_Y = MOV %C5_Y, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %C6_X, 0, pred:%noreg, %T9_XYZW %T7_Z = MOV %C4_Z, 0, pred:%noreg, %T7_XYZW %T6_Z = MOV %T2_Z, 0, pred:%noreg, %T6_XYZW %T8_Z = MOV %C5_Z, 0, pred:%noreg, %T8_XYZW %T9_Y = MOV %C6_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %C6_Z, 0, pred:%noreg, %T9_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T2_X = DOT4_eg %T10_X, %T10_X, 40; flags: * %T2_Y = DOT4_eg %T10_Y, %T10_Y, 32; flags: * %T2_Z = DOT4_eg %T10_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T10_W, %T10_W, 8; flags: %T2_Y = MOV %T2_Y, 256, pred:%PRED_SEL_OFF %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T3_X, %T2_Z, pred:%PRED_SEL_OFF, %T3_XYZW %T4_Y = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T10_X = MUL %T4_X, %T2_Z, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW %T2_X = MOV %T2_Y, 128, pred:%PRED_SEL_OFF %T2_X = ADD %C10_X, %T2_X, pred:%PRED_SEL_OFF, %T2_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T6_W = MOV %T4_Z, 0, pred:%noreg, %T6_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T6_X, %T7_X, %T6_Y, %T7_Y, %T6_Z, %T7_Z, %T6_W, %T7_W * %T3_X = DOT4_eg %T6_X, %T7_X, 32; flags: * %T3_Y = DOT4_eg %T6_Y, %T7_Y, 40; flags: * %T3_Z = DOT4_eg %T6_Z, %T7_Z, 40; flags: * %T3_W = DOT4_eg %T6_W, %T7_W, 8; flags: %T4_Y = MOV %T4_Y, 128, pred:%PRED_SEL_OFF %T4_W = ADD %C10_Y, %T4_Y, pred:%PRED_SEL_OFF BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T6_X, %T8_X, %T6_Y, %T8_Y, %T6_Z, %T8_Z, %T6_W, %T8_W * %T4_X = DOT4_eg %T6_X, %T8_X, 40; flags: * %T4_Y = DOT4_eg %T6_Y, %T8_Y, 32; flags: * %T4_Z = DOT4_eg %T6_Z, %T8_Z, 40; flags: * %T4_W = DOT4_eg %T6_W, %T8_W, 8; flags: %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T7_X = MOV %T10_X, 128, pred:%PRED_SEL_OFF %T7_X = ADD %C10_Z, %T7_X, pred:%PRED_SEL_OFF BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T6_X, %T9_X, %T6_Y, %T9_Y, %T6_Z, %T9_Z, %T6_W, %T9_W * %T6_X = DOT4_eg %T6_X, %T9_X, 32; flags: * %T6_Y = DOT4_eg %T6_Y, %T9_Y, 40; flags: * %T6_Z = DOT4_eg %T6_Z, %T9_Z, 40; flags: * %T6_W = DOT4_eg %T6_W, %T9_W, 8; flags: %T8_X = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T2_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T2_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T2_W, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T4_W, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %T3_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T3_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T3_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T4_Y, 0, pred:%noreg, %T9_XYZW %T8_Z = MOV %T7_X, 0, pred:%noreg, %T8_XYZW %T9_Z = MOV %T6_X, 0, pred:%noreg, %T9_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T8_X, %T8_Y, %T8_Z, %T8_W * %T6_X = DOT4_eg %T8_X, %T8_X, 40; flags: * %T6_Y = DOT4_eg %T8_Y, %T8_Y, 32; flags: * %T6_Z = DOT4_eg %T8_Z, %T8_Z, 40; flags: * %T6_W = DOT4_eg %T8_W, %T8_W, 8; flags: BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T6_X = DOT4_eg %T9_X, %T9_X, 40; flags: * %T6_Y = DOT4_eg %T9_Y, %T9_Y, 40; flags: * %T6_Z = DOT4_eg %T9_Z, %T9_Z, 32; flags: * %T6_W = DOT4_eg %T9_W, %T9_W, 8; flags: %T6_Y = MOV %T6_Y, 256, pred:%PRED_SEL_OFF %T6_Z = MOV %T6_Z, 256, pred:%PRED_SEL_OFF %T6_Y = RECIPSQRT_CLAMPED_eg %T6_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T2_X, %T6_Y, pred:%PRED_SEL_OFF, %T2_XYZW, %T2_XYZW %T4_W = MUL %T4_W, %T6_Y, pred:%PRED_SEL_OFF %T6_Z = RECIPSQRT_CLAMPED_eg %T6_Z, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T6_Z, pred:%PRED_SEL_OFF, %T3_XYZW, %T3_XYZW %T7_Y = MUL %T4_Y, %T6_Z, pred:%PRED_SEL_OFF %T4_Y = MUL %T7_X, %T6_Y, pred:%PRED_SEL_OFF %T7_X = MUL %T6_X, %T6_Z, pred:%PRED_SEL_OFF %T7_W = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T6_X = MOV %C10_X, 0, pred:%noreg, %T6_XYZW %T7_Z = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T6_Y = MOV %C10_Y, 0, pred:%noreg, %T6_XYZW %T7_W = MULADD_eg %T1_Y, %C1_X, %T7_W, pred:%PRED_SEL_OFF %T2_Y = MOV %T4_W, 0, pred:%noreg, %T2_XYZW %T3_Y = MOV %T7_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T7_X, 0, pred:%noreg, %T3_XYZW %T4_W = MULADD_eg %T1_Y, %C1_Y, %T7_Z, pred:%PRED_SEL_OFF %T6_Z = MOV %C10_Z, 0, pred:%noreg, %T6_XYZW %T7_Z = MULADD_eg %T1_Z, %C2_X, %T7_W, pred:%PRED_SEL_OFF %T2_Z = MOV %T4_Y, 0, pred:%noreg, %T2_XYZW %T4_Y = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T1_Y, %C1_Z, %T4_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T1_Z, %C2_Y, %T4_W, pred:%PRED_SEL_OFF %T6_W = MOV %T4_Z, 0, pred:%noreg, %T6_XYZW %T7_Y = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T1_W, %C3_X, %T7_Z, pred:%PRED_SEL_OFF %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T2_X, %T3_Y, %T2_Y, %T3_Z, %T2_Z, %T3_W, %T2_W * %T2_X = DOT4_eg %T3_X, %T2_X, 32; flags: * %T2_Y = DOT4_eg %T3_Y, %T2_Y, 40; flags: * %T2_Z = DOT4_eg %T3_Z, %T2_Z, 40; flags: * %T2_W = DOT4_eg %T3_W, %T2_W, 8; flags: %T4_Y = MAX %T2_X, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T6_X, %T3_Y, %T6_Y, %T3_Z, %T6_Z, %T3_W, %T6_W * %T2_X = DOT4_eg %T3_X, %T6_X, 40; flags: * %T2_Y = DOT4_eg %T3_Y, %T6_Y, 40; flags: * %T2_Z = DOT4_eg %T3_Z, %T6_Z, 32; flags: * %T2_W = DOT4_eg %T3_W, %T6_W, 8; flags: %T2_X = MULADD_eg %T1_Z, %C2_Z, %T7_X, pred:%PRED_SEL_OFF %T2_W = MAX %T2_Z, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T1_W, %C3_Y, %T4_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T7_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_Z, %T2_X, pred:%PRED_SEL_OFF %T3_X = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Y = MOV %T2_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T1_Z, pred:%PRED_SEL_OFF %T2_Y = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_W, %C17_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = LOG_IEEE_eg %T4_Y, pred:%PRED_SEL_OFF %T1_Z = MOV %T2_X, 0, pred:%noreg %T2_Y = MULADD_eg %T2_W, %C17_Y, %T2_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C7_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_W, %C17_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_X = EXP_IEEE_eg %T3_Y, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Z, %T3_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 336 dw -- 11 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000007 ALU ADDR:14 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1E80000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:123 0014 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 80118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 8011A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 0011C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0030 80918001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 8091A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0034 01118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 8091C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0038 0111A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0040 8011EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0042 0111C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0044 8091EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0046 0111EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 20E00C90 * INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 80000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0085 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 0081440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 0101480A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0093 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 20400C91 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 001FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 01480090 INST:0x1 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 801FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 800014FE SRC0(SEL:254 REL:0 CHAN:1 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 00400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 0000E006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 00605F10 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 0080E406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 20605F00 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 0100E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 0180E0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 60605F00 INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 80001404 SRC0(SEL:4 REL:0 CHAN:1 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0123 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 00010006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 00810406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 01010806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 01810C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 801FE48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0133 60800010 * INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 0000100A SRC0(SEL:10 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0137 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00012006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 00C05F10 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 00812406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 01012806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 801FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 00E00010 * INST:0x0 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0167 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00000007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80000006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 00010008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00810408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 20C05F10 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0183 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 00812409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 01012809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 40C05F10 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 001FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 20C00C91 * INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 40C00C91 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0197 20C04390 * INST:0x87 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 001FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 800008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0203 40C04390 * INST:0x87 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 001FE404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 20E00090 INST:0x1 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 8080C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0209 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 0100C006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0211 00E80090 INST:0x1 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 0000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 00900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 40E00090 INST:0x1 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 00100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 60E00090 INST:0x1 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 8000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 00C00C90 * INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 60E28CFE INST:0x14 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0226 80000407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 20600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 0000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0231 60828807 * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0232 01100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 40E28C07 INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:3 NEG:0) 0236 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 00E284FE INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0240 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 60828C04 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0242 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00268807 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0246 01900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20E00090 INST:0x1 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0253 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 00804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 01004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0258 819FC0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 80000082 ALU ADDR:260 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0940000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:38 0260 0000C003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 0080C403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 0100C803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0265 40445F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 0180CC03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:6 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 81008002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20800190 * INST:0x3 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 01104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 00428007 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0272 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0273 20428C04 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0274 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 60400190 * INST:0x3 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 01106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0278 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 20228407 * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:1 NEG:0) 0280 80110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 00600010 * INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0282 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0283 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 40228401 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0286 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 602288FE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0288 80910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 20400010 * INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 00122C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 00628003 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0292 00922C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0293 204284FE INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0294 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0295 40200C90 INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0297 20604190 * INST:0x83 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 801FE087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0299 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0301 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0302 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0303 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 01122C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0305 604288FE INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0306 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 00604090 * INST:0x81 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0308 001FE802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0309 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0310 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0311 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0313 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0314 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0315 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0316 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0317 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0318 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0319 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0321 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0323 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0324 01124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0325 60628804 INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0326 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0327 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0328 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0329 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0331 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0333 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0334 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 16 dw -- 4 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800800 TEX/VTX INST:0x2 COUNT:3 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000100 INST:0 FETCH_TYPE:0 BUFFER_ID:1 0009 8C151002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0010 00080000 ENDIAN:0 OFFSET:0 0011 00000000 0012 7C000200 INST:0 FETCH_TYPE:0 BUFFER_ID:2 0013 87961003 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:3 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0014 00080000 ENDIAN:0 OFFSET:0 0015 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL CONST[0..8] DCL CONST[10..18] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[4], IN[0].xxxx, CONST[12] 13: MAD TEMP[4], IN[0].yyyy, CONST[13], TEMP[4] 14: MAD TEMP[4], IN[0].zzzz, CONST[14], TEMP[4] 15: MAD TEMP[4], IN[0].wwww, CONST[15], TEMP[4] 16: DP3 TEMP[5].x, TEMP[4], TEMP[4] 17: RSQ TEMP[5].x, TEMP[5] 18: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 19: SUB TEMP[5], CONST[10], TEMP[6] 20: DP3 TEMP[7].x, TEMP[5], TEMP[5] 21: RSQ TEMP[7].x, TEMP[7] 22: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 23: DP3 TEMP[1].x, TEMP[0], CONST[10] 24: DP3 TEMP[1].y, TEMP[0], TEMP[5] 25: LIT TEMP[8], TEMP[1] 26: ADD TEMP[2], CONST[16], TEMP[2] 27: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, CONST[17], TEMP[2] 28: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[18], TEMP[3] 29: ABS OUT[3].x, TEMP[4].zzzz 30: MOV OUT[3].yzw, IMM[0].xxxy 31: MOV OUT[4], IN[2] 32: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = call float @llvm.AMDGPU.load.const(i32 28) %81 = call float @llvm.AMDGPU.load.const(i32 32) %82 = call float @llvm.AMDGPU.load.const(i32 33) %83 = call float @llvm.AMDGPU.load.const(i32 34) %84 = call float @llvm.AMDGPU.load.const(i32 35) %85 = call float @llvm.AMDIL.clamp.(float %81, float 0.000000e+00, float 1.000000e+00) %86 = call float @llvm.AMDIL.clamp.(float %82, float 0.000000e+00, float 1.000000e+00) %87 = call float @llvm.AMDIL.clamp.(float %83, float 0.000000e+00, float 1.000000e+00) %88 = call float @llvm.AMDIL.clamp.(float %84, float 0.000000e+00, float 1.000000e+00) %89 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %90 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %91 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDGPU.load.const(i32 48) %94 = call float @llvm.AMDGPU.mul(float %0, float %93) %95 = call float @llvm.AMDGPU.load.const(i32 49) %96 = call float @llvm.AMDGPU.mul(float %0, float %95) %97 = call float @llvm.AMDGPU.load.const(i32 50) %98 = call float @llvm.AMDGPU.mul(float %0, float %97) %99 = call float @llvm.AMDGPU.load.const(i32 51) %100 = call float @llvm.AMDGPU.mul(float %0, float %99) %101 = call float @llvm.AMDGPU.load.const(i32 52) %102 = call float @llvm.AMDIL.mad.(float %1, float %101, float %94) %103 = call float @llvm.AMDGPU.load.const(i32 53) %104 = call float @llvm.AMDIL.mad.(float %1, float %103, float %96) %105 = call float @llvm.AMDGPU.load.const(i32 54) %106 = call float @llvm.AMDIL.mad.(float %1, float %105, float %98) %107 = call float @llvm.AMDGPU.load.const(i32 55) %108 = call float @llvm.AMDIL.mad.(float %1, float %107, float %100) %109 = call float @llvm.AMDGPU.load.const(i32 56) %110 = call float @llvm.AMDIL.mad.(float %2, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 57) %112 = call float @llvm.AMDIL.mad.(float %2, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 58) %114 = call float @llvm.AMDIL.mad.(float %2, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 59) %116 = call float @llvm.AMDIL.mad.(float %2, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 60) %118 = call float @llvm.AMDIL.mad.(float %3, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 61) %120 = call float @llvm.AMDIL.mad.(float %3, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 62) %122 = call float @llvm.AMDIL.mad.(float %3, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 63) %124 = call float @llvm.AMDIL.mad.(float %3, float %123, float %116) %125 = insertelement <4 x float> undef, float %118, i32 0 %126 = insertelement <4 x float> %125, float %120, i32 1 %127 = insertelement <4 x float> %126, float %122, i32 2 %128 = insertelement <4 x float> %127, float 0.000000e+00, i32 3 %129 = insertelement <4 x float> undef, float %118, i32 0 %130 = insertelement <4 x float> %129, float %120, i32 1 %131 = insertelement <4 x float> %130, float %122, i32 2 %132 = insertelement <4 x float> %131, float 0.000000e+00, i32 3 %133 = call float @llvm.AMDGPU.dp4(<4 x float> %128, <4 x float> %132) %134 = call float @llvm.AMDIL.fabs.(float %133) %135 = call float @llvm.AMDGPU.rsq(float %134) %136 = call float @llvm.AMDGPU.mul(float %118, float %135) %137 = call float @llvm.AMDGPU.mul(float %120, float %135) %138 = call float @llvm.AMDGPU.mul(float %122, float %135) %139 = call float @llvm.AMDGPU.mul(float %124, float %135) %140 = call float @llvm.AMDGPU.load.const(i32 40) %141 = fsub float %140, %136 %142 = call float @llvm.AMDGPU.load.const(i32 41) %143 = fsub float %142, %137 %144 = call float @llvm.AMDGPU.load.const(i32 42) %145 = fsub float %144, %138 %146 = call float @llvm.AMDGPU.load.const(i32 43) %147 = fsub float %146, %139 %148 = insertelement <4 x float> undef, float %141, i32 0 %149 = insertelement <4 x float> %148, float %143, i32 1 %150 = insertelement <4 x float> %149, float %145, i32 2 %151 = insertelement <4 x float> %150, float 0.000000e+00, i32 3 %152 = insertelement <4 x float> undef, float %141, i32 0 %153 = insertelement <4 x float> %152, float %143, i32 1 %154 = insertelement <4 x float> %153, float %145, i32 2 %155 = insertelement <4 x float> %154, float 0.000000e+00, i32 3 %156 = call float @llvm.AMDGPU.dp4(<4 x float> %151, <4 x float> %155) %157 = call float @llvm.AMDIL.fabs.(float %156) %158 = call float @llvm.AMDGPU.rsq(float %157) %159 = call float @llvm.AMDGPU.mul(float %141, float %158) %160 = call float @llvm.AMDGPU.mul(float %143, float %158) %161 = call float @llvm.AMDGPU.mul(float %145, float %158) %162 = call float @llvm.AMDGPU.mul(float %147, float %158) %163 = call float @llvm.AMDGPU.load.const(i32 40) %164 = call float @llvm.AMDGPU.load.const(i32 41) %165 = call float @llvm.AMDGPU.load.const(i32 42) %166 = insertelement <4 x float> undef, float %55, i32 0 %167 = insertelement <4 x float> %166, float %67, i32 1 %168 = insertelement <4 x float> %167, float %79, i32 2 %169 = insertelement <4 x float> %168, float 0.000000e+00, i32 3 %170 = insertelement <4 x float> undef, float %163, i32 0 %171 = insertelement <4 x float> %170, float %164, i32 1 %172 = insertelement <4 x float> %171, float %165, i32 2 %173 = insertelement <4 x float> %172, float 0.000000e+00, i32 3 %174 = call float @llvm.AMDGPU.dp4(<4 x float> %169, <4 x float> %173) %175 = insertelement <4 x float> undef, float %55, i32 0 %176 = insertelement <4 x float> %175, float %67, i32 1 %177 = insertelement <4 x float> %176, float %79, i32 2 %178 = insertelement <4 x float> %177, float 0.000000e+00, i32 3 %179 = insertelement <4 x float> undef, float %159, i32 0 %180 = insertelement <4 x float> %179, float %160, i32 1 %181 = insertelement <4 x float> %180, float %161, i32 2 %182 = insertelement <4 x float> %181, float 0.000000e+00, i32 3 %183 = call float @llvm.AMDGPU.dp4(<4 x float> %178, <4 x float> %182) %184 = call float @llvm.AMDIL.max.(float %174, float 0.000000e+00) %185 = call float @llvm.AMDIL.max.(float %183, float 0.000000e+00) %186 = call float @llvm.pow.f32(float %185, float %80) %187 = fcmp ult float %174, 0.000000e+00 %188 = select i1 %187, float 0.000000e+00, float %186 %189 = call float @llvm.AMDGPU.load.const(i32 64) %190 = fadd float %189, %81 %191 = call float @llvm.AMDGPU.load.const(i32 65) %192 = fadd float %191, %82 %193 = call float @llvm.AMDGPU.load.const(i32 66) %194 = fadd float %193, %83 %195 = call float @llvm.AMDGPU.load.const(i32 67) %196 = fadd float %195, %84 %197 = call float @llvm.AMDGPU.load.const(i32 68) %198 = call float @llvm.AMDIL.mad.(float %184, float %197, float %190) %199 = call float @llvm.AMDGPU.load.const(i32 69) %200 = call float @llvm.AMDIL.mad.(float %184, float %199, float %192) %201 = call float @llvm.AMDGPU.load.const(i32 70) %202 = call float @llvm.AMDIL.mad.(float %184, float %201, float %194) %203 = call float @llvm.AMDIL.clamp.(float %198, float 0.000000e+00, float 1.000000e+00) %204 = call float @llvm.AMDIL.clamp.(float %200, float 0.000000e+00, float 1.000000e+00) %205 = call float @llvm.AMDIL.clamp.(float %202, float 0.000000e+00, float 1.000000e+00) %206 = call float @llvm.AMDGPU.load.const(i32 72) %207 = call float @llvm.AMDIL.mad.(float %188, float %206, float 0.000000e+00) %208 = call float @llvm.AMDGPU.load.const(i32 73) %209 = call float @llvm.AMDIL.mad.(float %188, float %208, float 0.000000e+00) %210 = call float @llvm.AMDGPU.load.const(i32 74) %211 = call float @llvm.AMDIL.mad.(float %188, float %210, float 0.000000e+00) %212 = call float @llvm.AMDIL.clamp.(float %207, float 0.000000e+00, float 1.000000e+00) %213 = call float @llvm.AMDIL.clamp.(float %209, float 0.000000e+00, float 1.000000e+00) %214 = call float @llvm.AMDIL.clamp.(float %211, float 0.000000e+00, float 1.000000e+00) %215 = call float @llvm.AMDIL.fabs.(float %122) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %203, i32 8) call void @llvm.AMDGPU.store.output(float %204, i32 9) call void @llvm.AMDGPU.store.output(float %205, i32 10) call void @llvm.AMDGPU.store.output(float %88, i32 11) call void @llvm.AMDGPU.store.output(float %212, i32 12) call void @llvm.AMDGPU.store.output(float %213, i32 13) call void @llvm.AMDGPU.store.output(float %214, i32 14) call void @llvm.AMDGPU.store.output(float %92, i32 15) call void @llvm.AMDGPU.store.output(float %215, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6, %T1_W in %vreg7, %T1_Z in %vreg8, %T1_Y in %vreg9, %T1_X in %vreg10 Function Live Outs: %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_X = MOV %T2_X, 0, pred:%noreg, %T6_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T1_X, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T1_X, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T1_Z, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T7_X = MOV %T3_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T3_Y, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T3_Z, 0, pred:%noreg, %T7_XYZW %T7_W = MOV %T3_W, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T4_X, 0, pred:%noreg, %T7_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T7_Y, %T7_Z, %T7_W * %T2_X = DOT4_eg %T7_X, %T7_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T7_Y, 40; flags: * %T2_Z = DOT4_eg %T7_Z, %T7_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T7_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T4_Y, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 128, pred:%PRED_SEL_OFF %T3_X = ADD %C10_X, %T3_X, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T2_W = ADD %C10_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T8_X = MOV %T3_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T3_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T3_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T2_W, 0, pred:%noreg, %T8_XYZW %T2_X = ADD %C10_Z, %T2_X, pred:%PRED_SEL_OFF %T8_Z = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T7_X = MOV %C4_X, 0, pred:%noreg, %T7_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T8_X, %T8_Y, %T8_Z, %T8_W * %T4_X = DOT4_eg %T8_X, %T8_X, 40; flags: * %T4_Y = DOT4_eg %T8_Y, %T8_Y, 32; flags: * %T4_Z = DOT4_eg %T8_Z, %T8_Z, 40; flags: * %T4_W = DOT4_eg %T8_W, %T8_W, 8; flags: %T7_Y = MOV %C4_Y, 0, pred:%noreg, %T7_XYZW %T8_X = MOV %C5_X, 0, pred:%noreg, %T8_XYZW %T6_Y = MOV %T2_Y, 0, pred:%noreg, %T6_XYZW %T8_Y = MOV %C5_Y, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %C6_X, 0, pred:%noreg, %T9_XYZW %T7_Z = MOV %C4_Z, 0, pred:%noreg, %T7_XYZW %T6_Z = MOV %T2_Z, 0, pred:%noreg, %T6_XYZW %T2_Y = MOV %T4_Y, 256, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW %T8_Z = MOV %C5_Z, 0, pred:%noreg, %T8_XYZW %T9_Y = MOV %C6_Y, 0, pred:%noreg, %T9_XYZW %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T2_Z, pred:%PRED_SEL_OFF, %T3_XYZW, %T3_XYZW %T2_Y = MUL %T2_W, %T2_Z, pred:%PRED_SEL_OFF %T6_W = MOV %T4_Z, 0, pred:%noreg, %T6_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T6_X, %T7_X, %T6_Y, %T7_Y, %T6_Z, %T7_Z, %T6_W, %T7_W * %T7_X = DOT4_eg %T6_X, %T7_X, 32; flags: * %T7_Y = DOT4_eg %T6_Y, %T7_Y, 40; flags: * %T7_Z = DOT4_eg %T6_Z, %T7_Z, 40; flags: * %T7_W = DOT4_eg %T6_W, %T7_W, 8; flags: %T9_Z = MOV %C6_Z, 0, pred:%noreg, %T9_XYZW %T2_X = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T6_X, %T8_X, %T6_Y, %T8_Y, %T6_Z, %T8_Z, %T6_W, %T8_W * %T2_X = DOT4_eg %T6_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T6_Y, %T8_Y, 40; flags: * %T2_Z = DOT4_eg %T6_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T6_W, %T8_W, 0; flags: %T4_Y = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T8_X = MOV %C10_X, 0, pred:%noreg, %T8_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T6_X, %T9_X, %T6_Y, %T9_Y, %T6_Z, %T9_Z, %T6_W, %T9_W * %T2_X = DOT4_eg %T6_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T6_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T6_Z, %T9_Z, 32; flags: * %T2_W = DOT4_eg %T6_W, %T9_W, 8; flags: %T4_W = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T7_Y = MOV %T2_W, 0, pred:%noreg, %T7_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T2_Y = MULADD_eg %T1_Y, %C1_X, %T4_Y, pred:%PRED_SEL_OFF %T8_Y = MOV %C10_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %C10_Z, 0, pred:%noreg, %T8_XYZW %T2_W = MULADD_eg %T1_Y, %C1_Y, %T4_W, pred:%PRED_SEL_OFF %T7_Z = MOV %T2_Z, 0, pred:%noreg, %T7_XYZW %T3_Z = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T2_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_X, %T2_X, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T4_Y = MULADD_eg %T1_Z, %C2_Y, %T2_W, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T1_Y, %C1_Z, %T2_Z, pred:%PRED_SEL_OFF %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T3_X, %T7_Y, %T3_Y, %T7_Z, %T3_Z, %T7_W, %T3_W * %T2_X = DOT4_eg %T7_X, %T3_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T3_Y, 32; flags: * %T2_Z = DOT4_eg %T7_Z, %T3_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T3_W, 8; flags: %T2_W = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T2_X = DOT4_eg %T7_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T8_Y, 32; flags: * %T2_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T3_X = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_W, %C3_Y, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Z, %C2_Z, %T4_W, pred:%PRED_SEL_OFF %T1_X = MOV %T2_X, 0, pred:%noreg %T3_X = MULADD_eg %T1_Z, %C2_W, %T3_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T3_Y, pred:%PRED_SEL_OFF %T2_X = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T2_W = LOG_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T2_Z, %C17_X, %T2_X, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T1_W, %C3_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %C17_Y, %T3_X, pred:%PRED_SEL_OFF %T2_W = MUL %C7_X, %T2_W, pred:%PRED_SEL_OFF %T3_Y = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %C17_Z, %T3_Y, pred:%PRED_SEL_OFF %T2_W = EXP_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T2_W, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 302 dw -- 10 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 80000007 ALU ADDR:14 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 80118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 8011A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 0011C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0030 80918001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 8091A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0034 01118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 8091C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0038 0111A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0040 8011EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0042 0111C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0044 8091EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0046 0111EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 0000E007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 0080E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 0100E807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0073 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 801FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 019FC48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 001FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0109 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00010008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 00810408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 20E00C90 * INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0125 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 20400C91 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0135 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 001FEC02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 0000E006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 00E05F10 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 0080E406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 0100E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 0180ECFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:7 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 60E05F00 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 01004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0161 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00010006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00810406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 01010806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 60405F10 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0171 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 0000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0175 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00012006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 00812406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 01012806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 40405F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0185 60800090 * INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0189 20600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 20428404 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0192 8000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 0000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 00902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 60428C04 INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0198 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0199 40E00C90 * INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 00428402 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0202 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0205 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 004A80FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0208 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 208A8C02 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0210 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 01900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 00200090 INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 60868802 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:2 NEG:0) 0216 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0217 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00006007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00806407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 01006807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 81806CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 01810C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 60400190 * INST:0x3 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 01902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 00628001 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:0 NEG:0) 0240 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 20228404 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0242 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 01104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20628C04 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0248 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0249 006680FE * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0250 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 402284FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0252 80110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 00400010 * INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A05C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:24 0254 00122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00468002 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0256 01906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 60228003 INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0258 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60404190 * INST:0x83 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 80910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 00600010 * INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 00922802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0264 81804087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20600010 * INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 01122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 404284FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0272 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 60404090 * INST:0x81 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0275 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0276 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0280 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0281 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0282 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0283 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0284 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0287 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0289 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 01124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 60628804 INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0292 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0294 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0295 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0297 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0299 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], GENERIC[0], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL CONST[1..5] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL 0: TXP TEMP[0], IN[1].xyyw, SAMP[0], 2D 1: MUL TEMP[0], TEMP[0], IN[0] 2: MOV TEMP[1].w, TEMP[0].wwww 3: ADD TEMP[1].xyz, TEMP[0].xyzz, CONST[5].xyzz 4: MOV_SAT OUT[0], TEMP[1] 5: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.AMDGPU.div(float %4, float %7) %9 = call float @llvm.AMDGPU.div(float %5, float %7) %10 = call float @llvm.AMDGPU.div(float %5, float %7) %11 = insertelement <4 x float> undef, float %8, i32 0 %12 = insertelement <4 x float> %11, float %9, i32 1 %13 = insertelement <4 x float> %12, float %10, i32 2 %14 = insertelement <4 x float> %13, float 1.000000e+00, i32 3 %15 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %14, i32 0, i32 2) %16 = extractelement <4 x float> %15, i32 0 %17 = extractelement <4 x float> %15, i32 1 %18 = extractelement <4 x float> %15, i32 2 %19 = extractelement <4 x float> %15, i32 3 %20 = call float @llvm.AMDGPU.mul(float %16, float %0) %21 = call float @llvm.AMDGPU.mul(float %17, float %1) %22 = call float @llvm.AMDGPU.mul(float %18, float %2) %23 = call float @llvm.AMDGPU.mul(float %19, float %3) %24 = call float @llvm.AMDGPU.load.const(i32 20) %25 = fadd float %20, %24 %26 = call float @llvm.AMDGPU.load.const(i32 21) %27 = fadd float %21, %26 %28 = call float @llvm.AMDGPU.load.const(i32 22) %29 = fadd float %22, %28 %30 = call float @llvm.AMDIL.clamp.(float %25, float 0.000000e+00, float 1.000000e+00) %31 = call float @llvm.AMDIL.clamp.(float %27, float 0.000000e+00, float 1.000000e+00) %32 = call float @llvm.AMDIL.clamp.(float %29, float 0.000000e+00, float 1.000000e+00) %33 = call float @llvm.AMDIL.clamp.(float %23, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %30, i32 8) call void @llvm.AMDGPU.store.output(float %31, i32 9) call void @llvm.AMDGPU.store.output(float %32, i32 10) call void @llvm.AMDGPU.store.output(float %33, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Y in %vreg1, %T3_X in %vreg2, %T2_W in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T3_Z = RECIP_IEEE_eg %T3_W, pred:%PRED_SEL_OFF %T4_X = MUL %T3_X, %T3_Z, pred:%PRED_SEL_OFF, %T4_XYZW %T3_X = MUL %T3_Y, %T3_Z, pred:%PRED_SEL_OFF %T4_Y = MOV %T3_X, 0, pred:%noreg, %T4_XYZW %T4_Z = MOV %T3_X, 0, pred:%noreg, %T4_XYZW %T3_X = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T4_W = MOV %T3_X, 0, pred:%noreg, %T4_XYZW %T3_XYZW = TEX_SAMPLE %T4_XYZW, 0, 2 %T2_X = MUL %T3_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = ADD %T2_X, %C5_X, pred:%PRED_SEL_OFF %T2_Y = MUL %T3_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = ADD %T2_Y, %C5_Y, pred:%PRED_SEL_OFF %T2_Z = MUL %T3_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %C5_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T3_W, %T2_W, pred:%PRED_SEL_OFF, %T3_XYZW %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 82 dw -- 5 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0580000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:23 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40604310 * INST:0x86 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 001FE0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00800090 INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 801FE4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 0000001C TEX/VTX ADDR:56 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0056 00040210 INST:0x10 RESOURCE_ID:2 SRC(GPR:4 REL:0) 0057 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0058 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0059 00000000 0004 4000001E ALU ADDR:60 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0280000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:11 0060 80004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 0010A0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:133 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 80804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0065 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 0090A4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:133 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20400010 INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 81004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 0110A8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:133 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 40400010 INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 81804C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0077 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], GENERIC[0] DCL CONST[0..3] DCL TEMP[0] 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: MOV_SAT OUT[1], IN[1] 5: MOV OUT[2], IN[2] 6: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDIL.clamp.(float %4, float 0.000000e+00, float 1.000000e+00) %45 = call float @llvm.AMDIL.clamp.(float %5, float 0.000000e+00, float 1.000000e+00) %46 = call float @llvm.AMDIL.clamp.(float %6, float 0.000000e+00, float 1.000000e+00) %47 = call float @llvm.AMDIL.clamp.(float %7, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %44, i32 8) call void @llvm.AMDGPU.store.output(float %45, i32 9) call void @llvm.AMDGPU.store.output(float %46, i32 10) call void @llvm.AMDGPU.store.output(float %47, i32 11) call void @llvm.AMDGPU.store.output(float %8, i32 12) call void @llvm.AMDGPU.store.output(float %9, i32 13) call void @llvm.AMDGPU.store.output(float %10, i32 14) call void @llvm.AMDGPU.store.output(float %11, i32 15) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_W in %vreg4, %T2_Z in %vreg5, %T2_Y in %vreg6, %T2_X in %vreg7, %T1_W in %vreg8, %T1_Z in %vreg9, %T1_Y in %vreg10, %T1_X in %vreg11 Function Live Outs: %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T4_X = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C1_X, %T4_X, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Z, %C2_X, %T4_X, pred:%PRED_SEL_OFF %T4_Y = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_Y, %C1_Y, %T4_Y, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C3_X, %T4_X, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_Z, %C2_Y, %T4_Y, pred:%PRED_SEL_OFF %T4_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T1_Y, %C1_Z, %T4_Z, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T1_Z, %C2_Z, %T4_Z, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_W, %C3_Y, %T4_Y, pred:%PRED_SEL_OFF %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T1_X = MOV %T4_X, 0, pred:%noreg %T4_X = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T4_Z, pred:%PRED_SEL_OFF %T1_Y = MOV %T4_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T4_X, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 52 dw -- 5 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000004 ALU ADDR:8 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0540000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:22 0008 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0009 00800090 * INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 008280FE * INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0012 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0014 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0018 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 208284FE * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0020 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 208284FE INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0022 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 40800090 * INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 81102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 408288FE * INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0026 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20828404 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0028 81104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 408288FE * INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0030 81900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 00200090 * INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 202280FE * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0036 01904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 008284FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0038 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40228804 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0042 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 01906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 602280FE INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0050 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95210688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:2 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 16 dw -- 4 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800800 TEX/VTX INST:0x2 COUNT:3 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 868D1002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) USE_CONST_FIELDS:0 FORMAT(DATA:26 NUM:0 COMP:0 MODE:1) 0010 0008000C ENDIAN:0 OFFSET:12 0011 00000000 0012 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0013 87961003 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:3 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0014 00080010 ENDIAN:0 OFFSET:16 0015 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL IN[2], FOG, PERSPECTIVE DCL OUT[0], COLOR DCL CONST[0..2] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL DCL TEMP[2], LOCAL DCL TEMP[3], LOCAL IMM FLT32 { 1.0000, 0.0000, 0.0000, 0.0000} 0: ADD TEMP[0].xyz, IN[0].xyzz, IN[1].xyzz 1: MOV TEMP[1].w, IN[0].wwww 2: MAD_SAT TEMP[2].x, IN[2].xxxx, CONST[0].xxxx, CONST[0].yyyy 3: ADD TEMP[3].x, IMM[0].xxxx, -TEMP[2].xxxx 4: MUL TEMP[3].xyz, CONST[1].xyzz, TEMP[3].xxxx 5: MAD TEMP[1].xyz, TEMP[0].xyzz, TEMP[2].xxxx, TEMP[3].xyzz 6: MOV_SAT OUT[0], TEMP[1] 7: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.R600.load.input(i32 16) %9 = call float @llvm.R600.load.input(i32 17) %10 = call float @llvm.R600.load.input(i32 18) %11 = call float @llvm.R600.load.input(i32 19) %12 = fadd float %0, %4 %13 = fadd float %1, %5 %14 = fadd float %2, %6 %15 = call float @llvm.AMDGPU.load.const(i32 0) %16 = call float @llvm.AMDGPU.load.const(i32 1) %17 = call float @llvm.AMDIL.mad.(float %8, float %15, float %16) %18 = call float @llvm.AMDIL.clamp.(float %17, float 0.000000e+00, float 1.000000e+00) %19 = fsub float -0.000000e+00, %18 %20 = fadd float 1.000000e+00, %19 %21 = call float @llvm.AMDGPU.load.const(i32 4) %22 = call float @llvm.AMDGPU.mul(float %21, float %20) %23 = call float @llvm.AMDGPU.load.const(i32 5) %24 = call float @llvm.AMDGPU.mul(float %23, float %20) %25 = call float @llvm.AMDGPU.load.const(i32 6) %26 = call float @llvm.AMDGPU.mul(float %25, float %20) %27 = call float @llvm.AMDIL.mad.(float %12, float %18, float %22) %28 = call float @llvm.AMDIL.mad.(float %13, float %18, float %24) %29 = call float @llvm.AMDIL.mad.(float %14, float %18, float %26) %30 = call float @llvm.AMDIL.clamp.(float %27, float 0.000000e+00, float 1.000000e+00) %31 = call float @llvm.AMDIL.clamp.(float %28, float 0.000000e+00, float 1.000000e+00) %32 = call float @llvm.AMDIL.clamp.(float %29, float 0.000000e+00, float 1.000000e+00) %33 = call float @llvm.AMDIL.clamp.(float %3, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %30, i32 8) call void @llvm.AMDGPU.store.output(float %31, i32 9) call void @llvm.AMDGPU.store.output(float %32, i32 10) call void @llvm.AMDGPU.store.output(float %33, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T4_X in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_W in %vreg4, %T2_Z in %vreg5, %T2_Y in %vreg6, %T2_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T4_X %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T3_W = MULADD_eg %T4_X, %C0_X, %C0_Y, pred:%PRED_SEL_OFF %T3_W = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T3_W, 128, pred:%PRED_SEL_OFF %T4_Y = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T4_X = ADD %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MUL %C1_X, %T4_X, pred:%PRED_SEL_OFF %T4_Z = MUL %C1_Y, %T4_X, pred:%PRED_SEL_OFF %T2_X = ADD %T2_X, %T3_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T2_X, %T3_W, %T4_Y, pred:%PRED_SEL_OFF %T2_Y = ADD %T2_Y, %T3_Y, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T2_Y, %T3_W, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MUL %C1_Z, %T4_X, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %T3_Z, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %T3_W, %T3_X, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 88 dw -- 5 gprs --------------------- E 0000 40000002 ALU ADDR:4 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0A40000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:42 0004 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0005 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0007 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40946B90 INST:0xd7 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60946B90 * INST:0xd7 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 00946B10 INST:0xd6 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 20946B10 INST:0xd6 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 801000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 60628480 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:128 REL:0 CHAN:1 NEG:0) 0054 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00001CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 00800C90 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0059 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 809FC0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 00800010 * INST:0x0 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00006002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 001FC081 SRC0(SEL:129 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 801FC481 SRC0(SEL:129 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0067 40800090 * INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 018060FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 004284FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0070 80806402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 20400010 * INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00008881 SRC0(SEL:129 REL:0 CHAN:2 NEG:0) SRC1(SEL:4 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 018064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 20428804 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0076 81006802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0077 40400010 * INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 818068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 404280FE * INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0084 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0003 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL CONST[0..8] DCL CONST[10..13] DCL TEMP[0..4] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: DP3 TEMP[1].x, TEMP[0], TEMP[0] 8: RSQ TEMP[1].x, TEMP[1] 9: MUL TEMP[0], TEMP[0], TEMP[1].xxxx 10: MOV TEMP[2].w, CONST[7].xxxx 11: MOV TEMP[3], CONST[8] 12: MOV TEMP[4], IMM[0].xxxy 13: MOV_SAT OUT[1], TEMP[3] 14: MOV_SAT OUT[2], TEMP[4] 15: DP4 TEMP[1], IN[0], CONST[12] 16: ABS OUT[3].x, TEMP[1] 17: MOV OUT[3].yzw, IMM[0].xxxy 18: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.AMDGPU.load.const(i32 0) %9 = call float @llvm.AMDGPU.mul(float %0, float %8) %10 = call float @llvm.AMDGPU.load.const(i32 1) %11 = call float @llvm.AMDGPU.mul(float %0, float %10) %12 = call float @llvm.AMDGPU.load.const(i32 2) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 3) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 4) %17 = call float @llvm.AMDIL.mad.(float %1, float %16, float %9) %18 = call float @llvm.AMDGPU.load.const(i32 5) %19 = call float @llvm.AMDIL.mad.(float %1, float %18, float %11) %20 = call float @llvm.AMDGPU.load.const(i32 6) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 7) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 8) %25 = call float @llvm.AMDIL.mad.(float %2, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 9) %27 = call float @llvm.AMDIL.mad.(float %2, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 10) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 11) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 12) %33 = call float @llvm.AMDIL.mad.(float %3, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 13) %35 = call float @llvm.AMDIL.mad.(float %3, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 14) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 15) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 16) %41 = call float @llvm.AMDGPU.load.const(i32 17) %42 = call float @llvm.AMDGPU.load.const(i32 18) %43 = insertelement <4 x float> undef, float %4, i32 0 %44 = insertelement <4 x float> %43, float %5, i32 1 %45 = insertelement <4 x float> %44, float %6, i32 2 %46 = insertelement <4 x float> %45, float 0.000000e+00, i32 3 %47 = insertelement <4 x float> undef, float %40, i32 0 %48 = insertelement <4 x float> %47, float %41, i32 1 %49 = insertelement <4 x float> %48, float %42, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = call float @llvm.AMDGPU.dp4(<4 x float> %46, <4 x float> %50) %52 = call float @llvm.AMDGPU.load.const(i32 20) %53 = call float @llvm.AMDGPU.load.const(i32 21) %54 = call float @llvm.AMDGPU.load.const(i32 22) %55 = insertelement <4 x float> undef, float %4, i32 0 %56 = insertelement <4 x float> %55, float %5, i32 1 %57 = insertelement <4 x float> %56, float %6, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = insertelement <4 x float> undef, float %52, i32 0 %60 = insertelement <4 x float> %59, float %53, i32 1 %61 = insertelement <4 x float> %60, float %54, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = call float @llvm.AMDGPU.dp4(<4 x float> %58, <4 x float> %62) %64 = call float @llvm.AMDGPU.load.const(i32 24) %65 = call float @llvm.AMDGPU.load.const(i32 25) %66 = call float @llvm.AMDGPU.load.const(i32 26) %67 = insertelement <4 x float> undef, float %4, i32 0 %68 = insertelement <4 x float> %67, float %5, i32 1 %69 = insertelement <4 x float> %68, float %6, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = insertelement <4 x float> undef, float %64, i32 0 %72 = insertelement <4 x float> %71, float %65, i32 1 %73 = insertelement <4 x float> %72, float %66, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = call float @llvm.AMDGPU.dp4(<4 x float> %70, <4 x float> %74) %76 = insertelement <4 x float> undef, float %51, i32 0 %77 = insertelement <4 x float> %76, float %63, i32 1 %78 = insertelement <4 x float> %77, float %75, i32 2 %79 = insertelement <4 x float> %78, float 0.000000e+00, i32 3 %80 = insertelement <4 x float> undef, float %51, i32 0 %81 = insertelement <4 x float> %80, float %63, i32 1 %82 = insertelement <4 x float> %81, float %75, i32 2 %83 = insertelement <4 x float> %82, float 0.000000e+00, i32 3 %84 = call float @llvm.AMDGPU.dp4(<4 x float> %79, <4 x float> %83) %85 = call float @llvm.AMDIL.fabs.(float %84) %86 = call float @llvm.AMDGPU.rsq(float %85) %87 = call float @llvm.AMDGPU.mul(float %51, float %86) %88 = call float @llvm.AMDGPU.mul(float %63, float %86) %89 = call float @llvm.AMDGPU.mul(float %75, float %86) %90 = call float @llvm.AMDGPU.mul(float %31, float %86) %91 = call float @llvm.AMDGPU.load.const(i32 28) %92 = call float @llvm.AMDGPU.load.const(i32 32) %93 = call float @llvm.AMDGPU.load.const(i32 33) %94 = call float @llvm.AMDGPU.load.const(i32 34) %95 = call float @llvm.AMDGPU.load.const(i32 35) %96 = call float @llvm.AMDIL.clamp.(float %92, float 0.000000e+00, float 1.000000e+00) %97 = call float @llvm.AMDIL.clamp.(float %93, float 0.000000e+00, float 1.000000e+00) %98 = call float @llvm.AMDIL.clamp.(float %94, float 0.000000e+00, float 1.000000e+00) %99 = call float @llvm.AMDIL.clamp.(float %95, float 0.000000e+00, float 1.000000e+00) %100 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %102 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDGPU.load.const(i32 48) %105 = call float @llvm.AMDGPU.load.const(i32 49) %106 = call float @llvm.AMDGPU.load.const(i32 50) %107 = call float @llvm.AMDGPU.load.const(i32 51) %108 = insertelement <4 x float> undef, float %0, i32 0 %109 = insertelement <4 x float> %108, float %1, i32 1 %110 = insertelement <4 x float> %109, float %2, i32 2 %111 = insertelement <4 x float> %110, float %3, i32 3 %112 = insertelement <4 x float> undef, float %104, i32 0 %113 = insertelement <4 x float> %112, float %105, i32 1 %114 = insertelement <4 x float> %113, float %106, i32 2 %115 = insertelement <4 x float> %114, float %107, i32 3 %116 = call float @llvm.AMDGPU.dp4(<4 x float> %111, <4 x float> %115) %117 = call float @llvm.AMDIL.fabs.(float %116) call void @llvm.AMDGPU.store.output(float %33, i32 4) call void @llvm.AMDGPU.store.output(float %35, i32 5) call void @llvm.AMDGPU.store.output(float %37, i32 6) call void @llvm.AMDGPU.store.output(float %39, i32 7) call void @llvm.AMDGPU.store.output(float %96, i32 8) call void @llvm.AMDGPU.store.output(float %97, i32 9) call void @llvm.AMDGPU.store.output(float %98, i32 10) call void @llvm.AMDGPU.store.output(float %99, i32 11) call void @llvm.AMDGPU.store.output(float %100, i32 12) call void @llvm.AMDGPU.store.output(float %101, i32 13) call void @llvm.AMDGPU.store.output(float %102, i32 14) call void @llvm.AMDGPU.store.output(float %103, i32 15) call void @llvm.AMDGPU.store.output(float %117, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T1_W in %vreg0, %T1_Z in %vreg1, %T1_Y in %vreg2, %T1_X in %vreg3 Function Live Outs: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T1_W %T1_Z %T1_Y %T1_X %T5_X = MOV %T1_X, 0, pred:%noreg, %T5_XYZW %T3_X = MOV %T1_Y, 0, pred:%noreg %T3_Y = MOV %T1_Z, 0, pred:%noreg %T3_W = MOV %T1_W, 0, pred:%noreg %T1_X = MUL %T5_X, %C0_X, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T3_X, %C1_X, %T1_X, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T3_Y, %C2_X, %T1_X, pred:%PRED_SEL_OFF %T1_Y = MUL %T5_X, %C0_Y, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T3_X, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T3_W, %C3_X, %T1_X, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T3_Y, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MUL %T5_X, %C0_Z, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T3_X, %C1_Z, %T1_Z, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T3_Y, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T3_W, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_W = MUL %T5_X, %C0_W, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T3_X, %C1_W, %T1_W, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T3_Y, %C2_W, %T1_W, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T3_W, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T3_W, %C3_W, %T1_W, pred:%PRED_SEL_OFF %T2_X = MOV %C8_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %C8_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %C8_Z, 1, pred:%PRED_SEL_OFF %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T6_X = MOV %C12_X, 0, pred:%noreg, %T6_XYZW %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T6_Y = MOV %C12_Y, 0, pred:%noreg, %T6_XYZW %T5_Y = MOV %T3_X, 0, pred:%noreg, %T5_XYZW %T6_Z = MOV %C12_Z, 0, pred:%noreg, %T6_XYZW %T3_Z = MOV %T4_Z, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_Z, 0, pred:%noreg %T5_Z = MOV %T3_Y, 0, pred:%noreg, %T5_XYZW %T6_W = MOV %C12_W, 0, pred:%noreg, %T6_XYZW %T3_Y = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg, %T5_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T5_X, %T6_X, %T5_Y, %T6_Y, %T5_Z, %T6_Z, %T5_W, %T6_W * %T4_X = DOT4_eg %T5_X, %T6_X, 32; flags: * %T4_Y = DOT4_eg %T5_Y, %T6_Y, 40; flags: * %T4_Z = DOT4_eg %T5_Z, %T6_Z, 40; flags: * %T4_W = DOT4_eg %T5_W, %T6_W, 8; flags: %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 96 dw -- 7 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000005 ALU ADDR:10 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0A80000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:43 0010 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 60600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 80000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0017 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 801000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 00200090 * INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 80102003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0021 002280FE * INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0022 00104403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 002280FE INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0024 80900005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00106C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 002280FE INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 80902003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 202284FE * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0030 00904403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 202284FE INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0032 81100005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 40200090 * INST:0x1 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 81102003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 402288FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0036 00906C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0038 81104403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 402288FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0040 81900005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 81902003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60228CFE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0044 01106C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0046 81904403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0047 60228CFE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0048 00000088 SRC0(SEL:136 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000488 SRC0(SEL:136 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 81906C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 60228CFE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0054 0000008C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 0000048C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000888 SRC0(SEL:136 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 E0400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 0000088C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 C0600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000C8C SRC0(SEL:140 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 0000C005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 00805F10 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 0080C405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 20805F00 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 0100C8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 019FC0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0008 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0009 95200B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 12 dw -- 3 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80800400 TEX/VTX INST:0x2 COUNT:2 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 8C151002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0010 0008000C ENDIAN:0 OFFSET:12 0011 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL CONST[0..8] DCL CONST[10..13] DCL TEMP[0..4] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: DP4 TEMP[4], IN[0], CONST[12] 13: ABS OUT[3].x, TEMP[4] 14: MOV OUT[3].yzw, IMM[0].xxxy 15: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.AMDGPU.load.const(i32 0) %9 = call float @llvm.AMDGPU.mul(float %0, float %8) %10 = call float @llvm.AMDGPU.load.const(i32 1) %11 = call float @llvm.AMDGPU.mul(float %0, float %10) %12 = call float @llvm.AMDGPU.load.const(i32 2) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 3) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 4) %17 = call float @llvm.AMDIL.mad.(float %1, float %16, float %9) %18 = call float @llvm.AMDGPU.load.const(i32 5) %19 = call float @llvm.AMDIL.mad.(float %1, float %18, float %11) %20 = call float @llvm.AMDGPU.load.const(i32 6) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 7) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 8) %25 = call float @llvm.AMDIL.mad.(float %2, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 9) %27 = call float @llvm.AMDIL.mad.(float %2, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 10) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 11) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 12) %33 = call float @llvm.AMDIL.mad.(float %3, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 13) %35 = call float @llvm.AMDIL.mad.(float %3, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 14) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 15) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 16) %41 = call float @llvm.AMDGPU.load.const(i32 17) %42 = call float @llvm.AMDGPU.load.const(i32 18) %43 = insertelement <4 x float> undef, float %4, i32 0 %44 = insertelement <4 x float> %43, float %5, i32 1 %45 = insertelement <4 x float> %44, float %6, i32 2 %46 = insertelement <4 x float> %45, float 0.000000e+00, i32 3 %47 = insertelement <4 x float> undef, float %40, i32 0 %48 = insertelement <4 x float> %47, float %41, i32 1 %49 = insertelement <4 x float> %48, float %42, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = call float @llvm.AMDGPU.dp4(<4 x float> %46, <4 x float> %50) %52 = call float @llvm.AMDGPU.load.const(i32 20) %53 = call float @llvm.AMDGPU.load.const(i32 21) %54 = call float @llvm.AMDGPU.load.const(i32 22) %55 = insertelement <4 x float> undef, float %4, i32 0 %56 = insertelement <4 x float> %55, float %5, i32 1 %57 = insertelement <4 x float> %56, float %6, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = insertelement <4 x float> undef, float %52, i32 0 %60 = insertelement <4 x float> %59, float %53, i32 1 %61 = insertelement <4 x float> %60, float %54, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = call float @llvm.AMDGPU.dp4(<4 x float> %58, <4 x float> %62) %64 = call float @llvm.AMDGPU.load.const(i32 24) %65 = call float @llvm.AMDGPU.load.const(i32 25) %66 = call float @llvm.AMDGPU.load.const(i32 26) %67 = insertelement <4 x float> undef, float %4, i32 0 %68 = insertelement <4 x float> %67, float %5, i32 1 %69 = insertelement <4 x float> %68, float %6, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = insertelement <4 x float> undef, float %64, i32 0 %72 = insertelement <4 x float> %71, float %65, i32 1 %73 = insertelement <4 x float> %72, float %66, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = call float @llvm.AMDGPU.dp4(<4 x float> %70, <4 x float> %74) %76 = call float @llvm.AMDGPU.load.const(i32 28) %77 = call float @llvm.AMDGPU.load.const(i32 32) %78 = call float @llvm.AMDGPU.load.const(i32 33) %79 = call float @llvm.AMDGPU.load.const(i32 34) %80 = call float @llvm.AMDGPU.load.const(i32 35) %81 = call float @llvm.AMDIL.clamp.(float %77, float 0.000000e+00, float 1.000000e+00) %82 = call float @llvm.AMDIL.clamp.(float %78, float 0.000000e+00, float 1.000000e+00) %83 = call float @llvm.AMDIL.clamp.(float %79, float 0.000000e+00, float 1.000000e+00) %84 = call float @llvm.AMDIL.clamp.(float %80, float 0.000000e+00, float 1.000000e+00) %85 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %86 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %87 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %88 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %89 = call float @llvm.AMDGPU.load.const(i32 48) %90 = call float @llvm.AMDGPU.load.const(i32 49) %91 = call float @llvm.AMDGPU.load.const(i32 50) %92 = call float @llvm.AMDGPU.load.const(i32 51) %93 = insertelement <4 x float> undef, float %0, i32 0 %94 = insertelement <4 x float> %93, float %1, i32 1 %95 = insertelement <4 x float> %94, float %2, i32 2 %96 = insertelement <4 x float> %95, float %3, i32 3 %97 = insertelement <4 x float> undef, float %89, i32 0 %98 = insertelement <4 x float> %97, float %90, i32 1 %99 = insertelement <4 x float> %98, float %91, i32 2 %100 = insertelement <4 x float> %99, float %92, i32 3 %101 = call float @llvm.AMDGPU.dp4(<4 x float> %96, <4 x float> %100) %102 = call float @llvm.AMDIL.fabs.(float %101) call void @llvm.AMDGPU.store.output(float %33, i32 4) call void @llvm.AMDGPU.store.output(float %35, i32 5) call void @llvm.AMDGPU.store.output(float %37, i32 6) call void @llvm.AMDGPU.store.output(float %39, i32 7) call void @llvm.AMDGPU.store.output(float %81, i32 8) call void @llvm.AMDGPU.store.output(float %82, i32 9) call void @llvm.AMDGPU.store.output(float %83, i32 10) call void @llvm.AMDGPU.store.output(float %84, i32 11) call void @llvm.AMDGPU.store.output(float %85, i32 12) call void @llvm.AMDGPU.store.output(float %86, i32 13) call void @llvm.AMDGPU.store.output(float %87, i32 14) call void @llvm.AMDGPU.store.output(float %88, i32 15) call void @llvm.AMDGPU.store.output(float %102, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T1_W in %vreg0, %T1_Z in %vreg1, %T1_Y in %vreg2, %T1_X in %vreg3 Function Live Outs: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T1_W %T1_Z %T1_Y %T1_X %T5_X = MOV %T1_X, 0, pred:%noreg, %T5_XYZW %T3_X = MOV %T1_Y, 0, pred:%noreg %T3_Y = MOV %T1_Z, 0, pred:%noreg %T3_W = MOV %T1_W, 0, pred:%noreg %T1_X = MUL %T5_X, %C0_X, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T3_X, %C1_X, %T1_X, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T3_Y, %C2_X, %T1_X, pred:%PRED_SEL_OFF %T1_Y = MUL %T5_X, %C0_Y, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T3_X, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T3_W, %C3_X, %T1_X, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T3_Y, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MUL %T5_X, %C0_Z, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T3_X, %C1_Z, %T1_Z, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T3_Y, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T3_W, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_W = MUL %T5_X, %C0_W, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T3_X, %C1_W, %T1_W, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T3_Y, %C2_W, %T1_W, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T3_W, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T3_W, %C3_W, %T1_W, pred:%PRED_SEL_OFF %T2_X = MOV %C8_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %C8_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %C8_Z, 1, pred:%PRED_SEL_OFF %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T6_X = MOV %C12_X, 0, pred:%noreg, %T6_XYZW %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T6_Y = MOV %C12_Y, 0, pred:%noreg, %T6_XYZW %T5_Y = MOV %T3_X, 0, pred:%noreg, %T5_XYZW %T6_Z = MOV %C12_Z, 0, pred:%noreg, %T6_XYZW %T3_Z = MOV %T4_Z, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_Z, 0, pred:%noreg %T5_Z = MOV %T3_Y, 0, pred:%noreg, %T5_XYZW %T6_W = MOV %C12_W, 0, pred:%noreg, %T6_XYZW %T3_Y = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg, %T5_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T5_X, %T6_X, %T5_Y, %T6_Y, %T5_Z, %T6_Z, %T5_W, %T6_W * %T4_X = DOT4_eg %T5_X, %T6_X, 32; flags: * %T4_Y = DOT4_eg %T5_Y, %T6_Y, 40; flags: * %T4_Z = DOT4_eg %T5_Z, %T6_Z, 40; flags: * %T4_W = DOT4_eg %T5_W, %T6_W, 8; flags: %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 96 dw -- 7 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000005 ALU ADDR:10 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0A80000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:43 0010 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 60600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 80000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0017 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 801000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 00200090 * INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 80102003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0021 002280FE * INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0022 00104403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 002280FE INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0024 80900005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00106C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 002280FE INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 80902003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 202284FE * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0030 00904403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 202284FE INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0032 81100005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 40200090 * INST:0x1 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 81102003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 402288FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0036 00906C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0038 81104403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 402288FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0040 81900005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 81902003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60228CFE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0044 01106C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0046 81904403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0047 60228CFE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0048 00000088 SRC0(SEL:136 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000488 SRC0(SEL:136 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 81906C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 60228CFE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0054 0000008C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 0000048C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000888 SRC0(SEL:136 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 E0400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 0000088C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 C0600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000C8C SRC0(SEL:140 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 0000C005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 00805F10 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 0080C405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 20805F00 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 0100C8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 019FC0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0008 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0009 95200B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] DCL CONST[0..3] DCL TEMP[0] 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: MOV OUT[1], IN[1] 5: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.AMDGPU.load.const(i32 0) %9 = call float @llvm.AMDGPU.mul(float %0, float %8) %10 = call float @llvm.AMDGPU.load.const(i32 1) %11 = call float @llvm.AMDGPU.mul(float %0, float %10) %12 = call float @llvm.AMDGPU.load.const(i32 2) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 3) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 4) %17 = call float @llvm.AMDIL.mad.(float %1, float %16, float %9) %18 = call float @llvm.AMDGPU.load.const(i32 5) %19 = call float @llvm.AMDIL.mad.(float %1, float %18, float %11) %20 = call float @llvm.AMDGPU.load.const(i32 6) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 7) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 8) %25 = call float @llvm.AMDIL.mad.(float %2, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 9) %27 = call float @llvm.AMDIL.mad.(float %2, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 10) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 11) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 12) %33 = call float @llvm.AMDIL.mad.(float %3, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 13) %35 = call float @llvm.AMDIL.mad.(float %3, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 14) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 15) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) call void @llvm.AMDGPU.store.output(float %33, i32 4) call void @llvm.AMDGPU.store.output(float %35, i32 5) call void @llvm.AMDGPU.store.output(float %37, i32 6) call void @llvm.AMDGPU.store.output(float %39, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T3_X = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Y, %C1_X, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Z, %C2_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Y, %C1_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C3_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Z, %C2_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Y, %C1_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Z, %C2_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_W, %C3_Y, %T3_Y, pred:%PRED_SEL_OFF %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T1_X = MOV %T3_X, 0, pred:%noreg %T3_X = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T3_Z, pred:%PRED_SEL_OFF %T1_Y = MOV %T3_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T3_X, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000004 ALU ADDR:8 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0440000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:18 0008 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0009 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 006280FE * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0012 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0014 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0018 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 206284FE * INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0020 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 206284FE INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0022 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 40600090 * INST:0x1 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 81102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 406288FE * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0026 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20628403 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:1 NEG:0) 0028 81104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 406288FE * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0030 81900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 00200090 * INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 202280FE * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0036 01904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40228803 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0042 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 602280FE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], GENERIC[0] DCL CONST[0..3] DCL TEMP[0] 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: MOV OUT[1], IN[1] 5: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.AMDGPU.load.const(i32 0) %9 = call float @llvm.AMDGPU.mul(float %0, float %8) %10 = call float @llvm.AMDGPU.load.const(i32 1) %11 = call float @llvm.AMDGPU.mul(float %0, float %10) %12 = call float @llvm.AMDGPU.load.const(i32 2) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 3) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 4) %17 = call float @llvm.AMDIL.mad.(float %1, float %16, float %9) %18 = call float @llvm.AMDGPU.load.const(i32 5) %19 = call float @llvm.AMDIL.mad.(float %1, float %18, float %11) %20 = call float @llvm.AMDGPU.load.const(i32 6) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 7) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 8) %25 = call float @llvm.AMDIL.mad.(float %2, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 9) %27 = call float @llvm.AMDIL.mad.(float %2, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 10) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 11) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 12) %33 = call float @llvm.AMDIL.mad.(float %3, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 13) %35 = call float @llvm.AMDIL.mad.(float %3, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 14) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 15) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) call void @llvm.AMDGPU.store.output(float %33, i32 4) call void @llvm.AMDGPU.store.output(float %35, i32 5) call void @llvm.AMDGPU.store.output(float %37, i32 6) call void @llvm.AMDGPU.store.output(float %39, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T3_X = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Y, %C1_X, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Z, %C2_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Y, %C1_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C3_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Z, %C2_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Y, %C1_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Z, %C2_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_W, %C3_Y, %T3_Y, pred:%PRED_SEL_OFF %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T1_X = MOV %T3_X, 0, pred:%noreg %T3_X = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T3_Z, pred:%PRED_SEL_OFF %T1_Y = MOV %T3_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T3_X, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 44 dw -- 4 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000004 ALU ADDR:8 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0440000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:18 0008 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0009 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 006280FE * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0012 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0014 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0018 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 206284FE * INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0020 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 206284FE INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0022 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 40600090 * INST:0x1 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 81102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 406288FE * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0026 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20628403 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:1 NEG:0) 0028 81104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 406288FE * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0030 81900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 00200090 * INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 202280FE * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0036 01904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0038 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40228803 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0042 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 602280FE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL CONST[0..8] DCL CONST[10..18] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[4], IN[0].xxxx, CONST[12] 13: MAD TEMP[4], IN[0].yyyy, CONST[13], TEMP[4] 14: MAD TEMP[4], IN[0].zzzz, CONST[14], TEMP[4] 15: MAD TEMP[4], IN[0].wwww, CONST[15], TEMP[4] 16: DP3 TEMP[5].x, TEMP[4], TEMP[4] 17: RSQ TEMP[5].x, TEMP[5] 18: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 19: SUB TEMP[5], CONST[10], TEMP[6] 20: DP3 TEMP[7].x, TEMP[5], TEMP[5] 21: RSQ TEMP[7].x, TEMP[7] 22: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 23: DP3 TEMP[1].x, TEMP[0], CONST[10] 24: DP3 TEMP[1].y, TEMP[0], TEMP[5] 25: LIT TEMP[8], TEMP[1] 26: ADD TEMP[2], CONST[16], TEMP[2] 27: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, CONST[17], TEMP[2] 28: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[18], TEMP[3] 29: ABS OUT[3].x, TEMP[4].zzzz 30: MOV OUT[3].yzw, IMM[0].xxxy 31: MOV OUT[4], IN[2] 32: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = call float @llvm.AMDGPU.load.const(i32 28) %81 = call float @llvm.AMDGPU.load.const(i32 32) %82 = call float @llvm.AMDGPU.load.const(i32 33) %83 = call float @llvm.AMDGPU.load.const(i32 34) %84 = call float @llvm.AMDGPU.load.const(i32 35) %85 = call float @llvm.AMDIL.clamp.(float %81, float 0.000000e+00, float 1.000000e+00) %86 = call float @llvm.AMDIL.clamp.(float %82, float 0.000000e+00, float 1.000000e+00) %87 = call float @llvm.AMDIL.clamp.(float %83, float 0.000000e+00, float 1.000000e+00) %88 = call float @llvm.AMDIL.clamp.(float %84, float 0.000000e+00, float 1.000000e+00) %89 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %90 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %91 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDGPU.load.const(i32 48) %94 = call float @llvm.AMDGPU.mul(float %0, float %93) %95 = call float @llvm.AMDGPU.load.const(i32 49) %96 = call float @llvm.AMDGPU.mul(float %0, float %95) %97 = call float @llvm.AMDGPU.load.const(i32 50) %98 = call float @llvm.AMDGPU.mul(float %0, float %97) %99 = call float @llvm.AMDGPU.load.const(i32 51) %100 = call float @llvm.AMDGPU.mul(float %0, float %99) %101 = call float @llvm.AMDGPU.load.const(i32 52) %102 = call float @llvm.AMDIL.mad.(float %1, float %101, float %94) %103 = call float @llvm.AMDGPU.load.const(i32 53) %104 = call float @llvm.AMDIL.mad.(float %1, float %103, float %96) %105 = call float @llvm.AMDGPU.load.const(i32 54) %106 = call float @llvm.AMDIL.mad.(float %1, float %105, float %98) %107 = call float @llvm.AMDGPU.load.const(i32 55) %108 = call float @llvm.AMDIL.mad.(float %1, float %107, float %100) %109 = call float @llvm.AMDGPU.load.const(i32 56) %110 = call float @llvm.AMDIL.mad.(float %2, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 57) %112 = call float @llvm.AMDIL.mad.(float %2, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 58) %114 = call float @llvm.AMDIL.mad.(float %2, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 59) %116 = call float @llvm.AMDIL.mad.(float %2, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 60) %118 = call float @llvm.AMDIL.mad.(float %3, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 61) %120 = call float @llvm.AMDIL.mad.(float %3, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 62) %122 = call float @llvm.AMDIL.mad.(float %3, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 63) %124 = call float @llvm.AMDIL.mad.(float %3, float %123, float %116) %125 = insertelement <4 x float> undef, float %118, i32 0 %126 = insertelement <4 x float> %125, float %120, i32 1 %127 = insertelement <4 x float> %126, float %122, i32 2 %128 = insertelement <4 x float> %127, float 0.000000e+00, i32 3 %129 = insertelement <4 x float> undef, float %118, i32 0 %130 = insertelement <4 x float> %129, float %120, i32 1 %131 = insertelement <4 x float> %130, float %122, i32 2 %132 = insertelement <4 x float> %131, float 0.000000e+00, i32 3 %133 = call float @llvm.AMDGPU.dp4(<4 x float> %128, <4 x float> %132) %134 = call float @llvm.AMDIL.fabs.(float %133) %135 = call float @llvm.AMDGPU.rsq(float %134) %136 = call float @llvm.AMDGPU.mul(float %118, float %135) %137 = call float @llvm.AMDGPU.mul(float %120, float %135) %138 = call float @llvm.AMDGPU.mul(float %122, float %135) %139 = call float @llvm.AMDGPU.mul(float %124, float %135) %140 = call float @llvm.AMDGPU.load.const(i32 40) %141 = fsub float %140, %136 %142 = call float @llvm.AMDGPU.load.const(i32 41) %143 = fsub float %142, %137 %144 = call float @llvm.AMDGPU.load.const(i32 42) %145 = fsub float %144, %138 %146 = call float @llvm.AMDGPU.load.const(i32 43) %147 = fsub float %146, %139 %148 = insertelement <4 x float> undef, float %141, i32 0 %149 = insertelement <4 x float> %148, float %143, i32 1 %150 = insertelement <4 x float> %149, float %145, i32 2 %151 = insertelement <4 x float> %150, float 0.000000e+00, i32 3 %152 = insertelement <4 x float> undef, float %141, i32 0 %153 = insertelement <4 x float> %152, float %143, i32 1 %154 = insertelement <4 x float> %153, float %145, i32 2 %155 = insertelement <4 x float> %154, float 0.000000e+00, i32 3 %156 = call float @llvm.AMDGPU.dp4(<4 x float> %151, <4 x float> %155) %157 = call float @llvm.AMDIL.fabs.(float %156) %158 = call float @llvm.AMDGPU.rsq(float %157) %159 = call float @llvm.AMDGPU.mul(float %141, float %158) %160 = call float @llvm.AMDGPU.mul(float %143, float %158) %161 = call float @llvm.AMDGPU.mul(float %145, float %158) %162 = call float @llvm.AMDGPU.mul(float %147, float %158) %163 = call float @llvm.AMDGPU.load.const(i32 40) %164 = call float @llvm.AMDGPU.load.const(i32 41) %165 = call float @llvm.AMDGPU.load.const(i32 42) %166 = insertelement <4 x float> undef, float %55, i32 0 %167 = insertelement <4 x float> %166, float %67, i32 1 %168 = insertelement <4 x float> %167, float %79, i32 2 %169 = insertelement <4 x float> %168, float 0.000000e+00, i32 3 %170 = insertelement <4 x float> undef, float %163, i32 0 %171 = insertelement <4 x float> %170, float %164, i32 1 %172 = insertelement <4 x float> %171, float %165, i32 2 %173 = insertelement <4 x float> %172, float 0.000000e+00, i32 3 %174 = call float @llvm.AMDGPU.dp4(<4 x float> %169, <4 x float> %173) %175 = insertelement <4 x float> undef, float %55, i32 0 %176 = insertelement <4 x float> %175, float %67, i32 1 %177 = insertelement <4 x float> %176, float %79, i32 2 %178 = insertelement <4 x float> %177, float 0.000000e+00, i32 3 %179 = insertelement <4 x float> undef, float %159, i32 0 %180 = insertelement <4 x float> %179, float %160, i32 1 %181 = insertelement <4 x float> %180, float %161, i32 2 %182 = insertelement <4 x float> %181, float 0.000000e+00, i32 3 %183 = call float @llvm.AMDGPU.dp4(<4 x float> %178, <4 x float> %182) %184 = call float @llvm.AMDIL.max.(float %174, float 0.000000e+00) %185 = call float @llvm.AMDIL.max.(float %183, float 0.000000e+00) %186 = call float @llvm.pow.f32(float %185, float %80) %187 = fcmp ult float %174, 0.000000e+00 %188 = select i1 %187, float 0.000000e+00, float %186 %189 = call float @llvm.AMDGPU.load.const(i32 64) %190 = fadd float %189, %81 %191 = call float @llvm.AMDGPU.load.const(i32 65) %192 = fadd float %191, %82 %193 = call float @llvm.AMDGPU.load.const(i32 66) %194 = fadd float %193, %83 %195 = call float @llvm.AMDGPU.load.const(i32 67) %196 = fadd float %195, %84 %197 = call float @llvm.AMDGPU.load.const(i32 68) %198 = call float @llvm.AMDIL.mad.(float %184, float %197, float %190) %199 = call float @llvm.AMDGPU.load.const(i32 69) %200 = call float @llvm.AMDIL.mad.(float %184, float %199, float %192) %201 = call float @llvm.AMDGPU.load.const(i32 70) %202 = call float @llvm.AMDIL.mad.(float %184, float %201, float %194) %203 = call float @llvm.AMDIL.clamp.(float %198, float 0.000000e+00, float 1.000000e+00) %204 = call float @llvm.AMDIL.clamp.(float %200, float 0.000000e+00, float 1.000000e+00) %205 = call float @llvm.AMDIL.clamp.(float %202, float 0.000000e+00, float 1.000000e+00) %206 = call float @llvm.AMDGPU.load.const(i32 72) %207 = call float @llvm.AMDIL.mad.(float %188, float %206, float 0.000000e+00) %208 = call float @llvm.AMDGPU.load.const(i32 73) %209 = call float @llvm.AMDIL.mad.(float %188, float %208, float 0.000000e+00) %210 = call float @llvm.AMDGPU.load.const(i32 74) %211 = call float @llvm.AMDIL.mad.(float %188, float %210, float 0.000000e+00) %212 = call float @llvm.AMDIL.clamp.(float %207, float 0.000000e+00, float 1.000000e+00) %213 = call float @llvm.AMDIL.clamp.(float %209, float 0.000000e+00, float 1.000000e+00) %214 = call float @llvm.AMDIL.clamp.(float %211, float 0.000000e+00, float 1.000000e+00) %215 = call float @llvm.AMDIL.fabs.(float %122) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %203, i32 8) call void @llvm.AMDGPU.store.output(float %204, i32 9) call void @llvm.AMDGPU.store.output(float %205, i32 10) call void @llvm.AMDGPU.store.output(float %88, i32 11) call void @llvm.AMDGPU.store.output(float %212, i32 12) call void @llvm.AMDGPU.store.output(float %213, i32 13) call void @llvm.AMDGPU.store.output(float %214, i32 14) call void @llvm.AMDGPU.store.output(float %92, i32 15) call void @llvm.AMDGPU.store.output(float %215, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6, %T1_W in %vreg7, %T1_Z in %vreg8, %T1_Y in %vreg9, %T1_X in %vreg10 Function Live Outs: %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_X = MOV %T2_X, 0, pred:%noreg, %T6_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T1_X, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T1_X, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T1_Z, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T7_X = MOV %T3_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T3_Y, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T3_Z, 0, pred:%noreg, %T7_XYZW %T7_W = MOV %T3_W, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T7_Z = MOV %T4_X, 0, pred:%noreg, %T7_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T7_Y, %T7_Z, %T7_W * %T2_X = DOT4_eg %T7_X, %T7_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T7_Y, 40; flags: * %T2_Z = DOT4_eg %T7_Z, %T7_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T7_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T4_Y, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 128, pred:%PRED_SEL_OFF %T3_X = ADD %C10_X, %T3_X, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T2_W = ADD %C10_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T8_X = MOV %T3_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T3_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T3_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T2_W, 0, pred:%noreg, %T8_XYZW %T2_X = ADD %C10_Z, %T2_X, pred:%PRED_SEL_OFF %T8_Z = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T7_X = MOV %C4_X, 0, pred:%noreg, %T7_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T8_X, %T8_Y, %T8_Z, %T8_W * %T4_X = DOT4_eg %T8_X, %T8_X, 40; flags: * %T4_Y = DOT4_eg %T8_Y, %T8_Y, 32; flags: * %T4_Z = DOT4_eg %T8_Z, %T8_Z, 40; flags: * %T4_W = DOT4_eg %T8_W, %T8_W, 8; flags: %T7_Y = MOV %C4_Y, 0, pred:%noreg, %T7_XYZW %T8_X = MOV %C5_X, 0, pred:%noreg, %T8_XYZW %T6_Y = MOV %T2_Y, 0, pred:%noreg, %T6_XYZW %T8_Y = MOV %C5_Y, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %C6_X, 0, pred:%noreg, %T9_XYZW %T7_Z = MOV %C4_Z, 0, pred:%noreg, %T7_XYZW %T6_Z = MOV %T2_Z, 0, pred:%noreg, %T6_XYZW %T2_Y = MOV %T4_Y, 256, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW %T8_Z = MOV %C5_Z, 0, pred:%noreg, %T8_XYZW %T9_Y = MOV %C6_Y, 0, pred:%noreg, %T9_XYZW %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T2_Z, pred:%PRED_SEL_OFF, %T3_XYZW, %T3_XYZW %T2_Y = MUL %T2_W, %T2_Z, pred:%PRED_SEL_OFF %T6_W = MOV %T4_Z, 0, pred:%noreg, %T6_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T6_X, %T7_X, %T6_Y, %T7_Y, %T6_Z, %T7_Z, %T6_W, %T7_W * %T7_X = DOT4_eg %T6_X, %T7_X, 32; flags: * %T7_Y = DOT4_eg %T6_Y, %T7_Y, 40; flags: * %T7_Z = DOT4_eg %T6_Z, %T7_Z, 40; flags: * %T7_W = DOT4_eg %T6_W, %T7_W, 8; flags: %T9_Z = MOV %C6_Z, 0, pred:%noreg, %T9_XYZW %T2_X = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T6_X, %T8_X, %T6_Y, %T8_Y, %T6_Z, %T8_Z, %T6_W, %T8_W * %T2_X = DOT4_eg %T6_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T6_Y, %T8_Y, 40; flags: * %T2_Z = DOT4_eg %T6_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T6_W, %T8_W, 0; flags: %T4_Y = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T8_X = MOV %C10_X, 0, pred:%noreg, %T8_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T6_X, %T9_X, %T6_Y, %T9_Y, %T6_Z, %T9_Z, %T6_W, %T9_W * %T2_X = DOT4_eg %T6_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T6_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T6_Z, %T9_Z, 32; flags: * %T2_W = DOT4_eg %T6_W, %T9_W, 8; flags: %T4_W = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T7_Y = MOV %T2_W, 0, pred:%noreg, %T7_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T2_Y = MULADD_eg %T1_Y, %C1_X, %T4_Y, pred:%PRED_SEL_OFF %T8_Y = MOV %C10_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %C10_Z, 0, pred:%noreg, %T8_XYZW %T2_W = MULADD_eg %T1_Y, %C1_Y, %T4_W, pred:%PRED_SEL_OFF %T7_Z = MOV %T2_Z, 0, pred:%noreg, %T7_XYZW %T3_Z = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T2_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_X, %T2_X, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T4_Y = MULADD_eg %T1_Z, %C2_Y, %T2_W, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T1_Y, %C1_Z, %T2_Z, pred:%PRED_SEL_OFF %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T3_X, %T7_Y, %T3_Y, %T7_Z, %T3_Z, %T7_W, %T3_W * %T2_X = DOT4_eg %T7_X, %T3_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T3_Y, 32; flags: * %T2_Z = DOT4_eg %T7_Z, %T3_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T3_W, 8; flags: %T2_W = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T2_X = DOT4_eg %T7_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T8_Y, 32; flags: * %T2_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T3_X = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_W, %C3_Y, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Z, %C2_Z, %T4_W, pred:%PRED_SEL_OFF %T1_X = MOV %T2_X, 0, pred:%noreg %T3_X = MULADD_eg %T1_Z, %C2_W, %T3_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T3_Y, pred:%PRED_SEL_OFF %T2_X = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T2_W = LOG_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T2_Z, %C17_X, %T2_X, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T1_W, %C3_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %C17_Y, %T3_X, pred:%PRED_SEL_OFF %T2_W = MUL %C7_X, %T2_W, pred:%PRED_SEL_OFF %T3_Y = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %C17_Z, %T3_Y, pred:%PRED_SEL_OFF %T2_W = EXP_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T2_W, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 302 dw -- 10 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 80000007 ALU ADDR:14 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 80118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 8011A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 0011C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0030 80918001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 8091A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0034 01118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 8091C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0038 0111A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0040 8011EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0042 0111C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0044 8091EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0046 0111EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 0000E007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 0080E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 0100E807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0073 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 801FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 019FC48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 001FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0109 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00010008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 00810408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 20E00C90 * INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0125 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 20400C91 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0135 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 001FEC02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 0000E006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 00E05F10 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 0080E406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 0100E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 0180ECFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:7 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 60E05F00 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 01004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0161 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00010006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00810406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 01010806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 60405F10 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0171 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 0000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0175 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00012006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 00812406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 01012806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 40405F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0185 60800090 * INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0189 20600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 20428404 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0192 8000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 0000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 00902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 60428C04 INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0198 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0199 40E00C90 * INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 00428402 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0202 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0205 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 004A80FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0208 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 208A8C02 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0210 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 01900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 00200090 INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 60868802 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:2 NEG:0) 0216 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0217 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00006007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00806407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 01006807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 81806CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 01810C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 60400190 * INST:0x3 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 01902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 00628001 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:0 NEG:0) 0240 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 20228404 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0242 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 01104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20628C04 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0248 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0249 006680FE * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0250 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 402284FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0252 80110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 00400010 * INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A05C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:24 0254 00122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00468002 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0256 01906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 60228003 INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0258 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60404190 * INST:0x83 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 80910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 00600010 * INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 00922802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0264 81804087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20600010 * INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 01122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 404284FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0272 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 60404090 * INST:0x81 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0275 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0276 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0280 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0281 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0282 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0283 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0284 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0287 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0289 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 01124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 60628804 INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0292 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0294 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0295 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0297 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0299 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL IN[3] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL CONST[0..10] DCL CONST[12..32] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], IN[2] 9: MAD TEMP[2].xyz, CONST[8], CONST[10], CONST[9] 10: MOV TEMP[3], IMM[0].xxxy 11: MOV_SAT OUT[1], TEMP[2] 12: MOV_SAT OUT[2], TEMP[3] 13: MUL TEMP[4], IN[0].xxxx, CONST[14] 14: MAD TEMP[4], IN[0].yyyy, CONST[15], TEMP[4] 15: MAD TEMP[4], IN[0].zzzz, CONST[16], TEMP[4] 16: MAD TEMP[4], IN[0].wwww, CONST[17], TEMP[4] 17: DP3 TEMP[5].x, TEMP[4], TEMP[4] 18: RSQ TEMP[5].x, TEMP[5] 19: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 20: SUB TEMP[5], CONST[12], TEMP[6] 21: DP3 TEMP[7].x, TEMP[5], TEMP[5] 22: RSQ TEMP[7].x, TEMP[7] 23: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 24: DP3 TEMP[1].x, TEMP[0], CONST[12] 25: DP3 TEMP[1].y, TEMP[0], TEMP[5] 26: MUL TEMP[7], CONST[19], IN[2] 27: LIT TEMP[8], TEMP[1] 28: ADD TEMP[2], CONST[18], TEMP[2] 29: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, TEMP[7], TEMP[2] 30: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[20], TEMP[3] 31: ABS OUT[3].x, TEMP[4].zzzz 32: MOV OUT[3].yzw, IMM[0].xxxy 33: MUL TEMP[8], IN[3].xxxx, CONST[21] 34: MAD TEMP[8], IN[3].yyyy, CONST[22], TEMP[8] 35: MAD TEMP[8], IN[3].zzzz, CONST[23], TEMP[8] 36: MAD OUT[4], IN[3].wwww, CONST[24], TEMP[8] 37: DP4 TEMP[8].x, TEMP[4], CONST[25] 38: DP4 TEMP[8].y, TEMP[4], CONST[26] 39: DP4 TEMP[8].z, TEMP[4], CONST[27] 40: DP4 TEMP[8].w, TEMP[4], CONST[28] 41: MUL TEMP[1], TEMP[8].xxxx, CONST[29] 42: MAD TEMP[1], TEMP[8].yyyy, CONST[30], TEMP[1] 43: MAD TEMP[1], TEMP[8].zzzz, CONST[31], TEMP[1] 44: MAD OUT[5], TEMP[8].wwww, CONST[32], TEMP[1] 45: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.R600.load.input(i32 16) %13 = call float @llvm.R600.load.input(i32 17) %14 = call float @llvm.R600.load.input(i32 18) %15 = call float @llvm.R600.load.input(i32 19) %16 = call float @llvm.AMDGPU.load.const(i32 0) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 1) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 2) %21 = call float @llvm.AMDGPU.mul(float %0, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 3) %23 = call float @llvm.AMDGPU.mul(float %0, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 4) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 5) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 6) %29 = call float @llvm.AMDIL.mad.(float %1, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 7) %31 = call float @llvm.AMDIL.mad.(float %1, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 8) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 9) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 10) %37 = call float @llvm.AMDIL.mad.(float %2, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 11) %39 = call float @llvm.AMDIL.mad.(float %2, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 12) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 13) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 14) %45 = call float @llvm.AMDIL.mad.(float %3, float %44, float %37) %46 = call float @llvm.AMDGPU.load.const(i32 15) %47 = call float @llvm.AMDIL.mad.(float %3, float %46, float %39) %48 = call float @llvm.AMDGPU.load.const(i32 16) %49 = call float @llvm.AMDGPU.load.const(i32 17) %50 = call float @llvm.AMDGPU.load.const(i32 18) %51 = insertelement <4 x float> undef, float %4, i32 0 %52 = insertelement <4 x float> %51, float %5, i32 1 %53 = insertelement <4 x float> %52, float %6, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = insertelement <4 x float> undef, float %48, i32 0 %56 = insertelement <4 x float> %55, float %49, i32 1 %57 = insertelement <4 x float> %56, float %50, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = call float @llvm.AMDGPU.dp4(<4 x float> %54, <4 x float> %58) %60 = call float @llvm.AMDGPU.load.const(i32 20) %61 = call float @llvm.AMDGPU.load.const(i32 21) %62 = call float @llvm.AMDGPU.load.const(i32 22) %63 = insertelement <4 x float> undef, float %4, i32 0 %64 = insertelement <4 x float> %63, float %5, i32 1 %65 = insertelement <4 x float> %64, float %6, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = insertelement <4 x float> undef, float %60, i32 0 %68 = insertelement <4 x float> %67, float %61, i32 1 %69 = insertelement <4 x float> %68, float %62, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = call float @llvm.AMDGPU.dp4(<4 x float> %66, <4 x float> %70) %72 = call float @llvm.AMDGPU.load.const(i32 24) %73 = call float @llvm.AMDGPU.load.const(i32 25) %74 = call float @llvm.AMDGPU.load.const(i32 26) %75 = insertelement <4 x float> undef, float %4, i32 0 %76 = insertelement <4 x float> %75, float %5, i32 1 %77 = insertelement <4 x float> %76, float %6, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = insertelement <4 x float> undef, float %72, i32 0 %80 = insertelement <4 x float> %79, float %73, i32 1 %81 = insertelement <4 x float> %80, float %74, i32 2 %82 = insertelement <4 x float> %81, float 0.000000e+00, i32 3 %83 = call float @llvm.AMDGPU.dp4(<4 x float> %78, <4 x float> %82) %84 = call float @llvm.AMDGPU.load.const(i32 28) %85 = call float @llvm.AMDGPU.load.const(i32 32) %86 = call float @llvm.AMDGPU.load.const(i32 40) %87 = call float @llvm.AMDGPU.load.const(i32 36) %88 = call float @llvm.AMDIL.mad.(float %85, float %86, float %87) %89 = call float @llvm.AMDGPU.load.const(i32 33) %90 = call float @llvm.AMDGPU.load.const(i32 41) %91 = call float @llvm.AMDGPU.load.const(i32 37) %92 = call float @llvm.AMDIL.mad.(float %89, float %90, float %91) %93 = call float @llvm.AMDGPU.load.const(i32 34) %94 = call float @llvm.AMDGPU.load.const(i32 42) %95 = call float @llvm.AMDGPU.load.const(i32 38) %96 = call float @llvm.AMDIL.mad.(float %93, float %94, float %95) %97 = call float @llvm.AMDIL.clamp.(float %88, float 0.000000e+00, float 1.000000e+00) %98 = call float @llvm.AMDIL.clamp.(float %92, float 0.000000e+00, float 1.000000e+00) %99 = call float @llvm.AMDIL.clamp.(float %96, float 0.000000e+00, float 1.000000e+00) %100 = call float @llvm.AMDIL.clamp.(float %11, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %102 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDGPU.load.const(i32 56) %106 = call float @llvm.AMDGPU.mul(float %0, float %105) %107 = call float @llvm.AMDGPU.load.const(i32 57) %108 = call float @llvm.AMDGPU.mul(float %0, float %107) %109 = call float @llvm.AMDGPU.load.const(i32 58) %110 = call float @llvm.AMDGPU.mul(float %0, float %109) %111 = call float @llvm.AMDGPU.load.const(i32 59) %112 = call float @llvm.AMDGPU.mul(float %0, float %111) %113 = call float @llvm.AMDGPU.load.const(i32 60) %114 = call float @llvm.AMDIL.mad.(float %1, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 61) %116 = call float @llvm.AMDIL.mad.(float %1, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 62) %118 = call float @llvm.AMDIL.mad.(float %1, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 63) %120 = call float @llvm.AMDIL.mad.(float %1, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 64) %122 = call float @llvm.AMDIL.mad.(float %2, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 65) %124 = call float @llvm.AMDIL.mad.(float %2, float %123, float %116) %125 = call float @llvm.AMDGPU.load.const(i32 66) %126 = call float @llvm.AMDIL.mad.(float %2, float %125, float %118) %127 = call float @llvm.AMDGPU.load.const(i32 67) %128 = call float @llvm.AMDIL.mad.(float %2, float %127, float %120) %129 = call float @llvm.AMDGPU.load.const(i32 68) %130 = call float @llvm.AMDIL.mad.(float %3, float %129, float %122) %131 = call float @llvm.AMDGPU.load.const(i32 69) %132 = call float @llvm.AMDIL.mad.(float %3, float %131, float %124) %133 = call float @llvm.AMDGPU.load.const(i32 70) %134 = call float @llvm.AMDIL.mad.(float %3, float %133, float %126) %135 = call float @llvm.AMDGPU.load.const(i32 71) %136 = call float @llvm.AMDIL.mad.(float %3, float %135, float %128) %137 = insertelement <4 x float> undef, float %130, i32 0 %138 = insertelement <4 x float> %137, float %132, i32 1 %139 = insertelement <4 x float> %138, float %134, i32 2 %140 = insertelement <4 x float> %139, float 0.000000e+00, i32 3 %141 = insertelement <4 x float> undef, float %130, i32 0 %142 = insertelement <4 x float> %141, float %132, i32 1 %143 = insertelement <4 x float> %142, float %134, i32 2 %144 = insertelement <4 x float> %143, float 0.000000e+00, i32 3 %145 = call float @llvm.AMDGPU.dp4(<4 x float> %140, <4 x float> %144) %146 = call float @llvm.AMDIL.fabs.(float %145) %147 = call float @llvm.AMDGPU.rsq(float %146) %148 = call float @llvm.AMDGPU.mul(float %130, float %147) %149 = call float @llvm.AMDGPU.mul(float %132, float %147) %150 = call float @llvm.AMDGPU.mul(float %134, float %147) %151 = call float @llvm.AMDGPU.mul(float %136, float %147) %152 = call float @llvm.AMDGPU.load.const(i32 48) %153 = fsub float %152, %148 %154 = call float @llvm.AMDGPU.load.const(i32 49) %155 = fsub float %154, %149 %156 = call float @llvm.AMDGPU.load.const(i32 50) %157 = fsub float %156, %150 %158 = call float @llvm.AMDGPU.load.const(i32 51) %159 = fsub float %158, %151 %160 = insertelement <4 x float> undef, float %153, i32 0 %161 = insertelement <4 x float> %160, float %155, i32 1 %162 = insertelement <4 x float> %161, float %157, i32 2 %163 = insertelement <4 x float> %162, float 0.000000e+00, i32 3 %164 = insertelement <4 x float> undef, float %153, i32 0 %165 = insertelement <4 x float> %164, float %155, i32 1 %166 = insertelement <4 x float> %165, float %157, i32 2 %167 = insertelement <4 x float> %166, float 0.000000e+00, i32 3 %168 = call float @llvm.AMDGPU.dp4(<4 x float> %163, <4 x float> %167) %169 = call float @llvm.AMDIL.fabs.(float %168) %170 = call float @llvm.AMDGPU.rsq(float %169) %171 = call float @llvm.AMDGPU.mul(float %153, float %170) %172 = call float @llvm.AMDGPU.mul(float %155, float %170) %173 = call float @llvm.AMDGPU.mul(float %157, float %170) %174 = call float @llvm.AMDGPU.mul(float %159, float %170) %175 = call float @llvm.AMDGPU.load.const(i32 48) %176 = call float @llvm.AMDGPU.load.const(i32 49) %177 = call float @llvm.AMDGPU.load.const(i32 50) %178 = insertelement <4 x float> undef, float %59, i32 0 %179 = insertelement <4 x float> %178, float %71, i32 1 %180 = insertelement <4 x float> %179, float %83, i32 2 %181 = insertelement <4 x float> %180, float 0.000000e+00, i32 3 %182 = insertelement <4 x float> undef, float %175, i32 0 %183 = insertelement <4 x float> %182, float %176, i32 1 %184 = insertelement <4 x float> %183, float %177, i32 2 %185 = insertelement <4 x float> %184, float 0.000000e+00, i32 3 %186 = call float @llvm.AMDGPU.dp4(<4 x float> %181, <4 x float> %185) %187 = insertelement <4 x float> undef, float %59, i32 0 %188 = insertelement <4 x float> %187, float %71, i32 1 %189 = insertelement <4 x float> %188, float %83, i32 2 %190 = insertelement <4 x float> %189, float 0.000000e+00, i32 3 %191 = insertelement <4 x float> undef, float %171, i32 0 %192 = insertelement <4 x float> %191, float %172, i32 1 %193 = insertelement <4 x float> %192, float %173, i32 2 %194 = insertelement <4 x float> %193, float 0.000000e+00, i32 3 %195 = call float @llvm.AMDGPU.dp4(<4 x float> %190, <4 x float> %194) %196 = call float @llvm.AMDGPU.load.const(i32 76) %197 = call float @llvm.AMDGPU.mul(float %196, float %8) %198 = call float @llvm.AMDGPU.load.const(i32 77) %199 = call float @llvm.AMDGPU.mul(float %198, float %9) %200 = call float @llvm.AMDGPU.load.const(i32 78) %201 = call float @llvm.AMDGPU.mul(float %200, float %10) %202 = call float @llvm.AMDGPU.load.const(i32 79) %203 = call float @llvm.AMDGPU.mul(float %202, float %11) %204 = call float @llvm.AMDIL.max.(float %186, float 0.000000e+00) %205 = call float @llvm.AMDIL.max.(float %195, float 0.000000e+00) %206 = call float @llvm.pow.f32(float %205, float %84) %207 = fcmp ult float %186, 0.000000e+00 %208 = select i1 %207, float 0.000000e+00, float %206 %209 = call float @llvm.AMDGPU.load.const(i32 72) %210 = fadd float %209, %88 %211 = call float @llvm.AMDGPU.load.const(i32 73) %212 = fadd float %211, %92 %213 = call float @llvm.AMDGPU.load.const(i32 74) %214 = fadd float %213, %96 %215 = call float @llvm.AMDGPU.load.const(i32 75) %216 = fadd float %215, %11 %217 = call float @llvm.AMDIL.mad.(float %204, float %197, float %210) %218 = call float @llvm.AMDIL.mad.(float %204, float %199, float %212) %219 = call float @llvm.AMDIL.mad.(float %204, float %201, float %214) %220 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %221 = call float @llvm.AMDIL.clamp.(float %218, float 0.000000e+00, float 1.000000e+00) %222 = call float @llvm.AMDIL.clamp.(float %219, float 0.000000e+00, float 1.000000e+00) %223 = call float @llvm.AMDGPU.load.const(i32 80) %224 = call float @llvm.AMDIL.mad.(float %208, float %223, float 0.000000e+00) %225 = call float @llvm.AMDGPU.load.const(i32 81) %226 = call float @llvm.AMDIL.mad.(float %208, float %225, float 0.000000e+00) %227 = call float @llvm.AMDGPU.load.const(i32 82) %228 = call float @llvm.AMDIL.mad.(float %208, float %227, float 0.000000e+00) %229 = call float @llvm.AMDIL.clamp.(float %224, float 0.000000e+00, float 1.000000e+00) %230 = call float @llvm.AMDIL.clamp.(float %226, float 0.000000e+00, float 1.000000e+00) %231 = call float @llvm.AMDIL.clamp.(float %228, float 0.000000e+00, float 1.000000e+00) %232 = call float @llvm.AMDIL.fabs.(float %134) %233 = call float @llvm.AMDGPU.load.const(i32 84) %234 = call float @llvm.AMDGPU.mul(float %12, float %233) %235 = call float @llvm.AMDGPU.load.const(i32 85) %236 = call float @llvm.AMDGPU.mul(float %12, float %235) %237 = call float @llvm.AMDGPU.load.const(i32 86) %238 = call float @llvm.AMDGPU.mul(float %12, float %237) %239 = call float @llvm.AMDGPU.load.const(i32 87) %240 = call float @llvm.AMDGPU.mul(float %12, float %239) %241 = call float @llvm.AMDGPU.load.const(i32 88) %242 = call float @llvm.AMDIL.mad.(float %13, float %241, float %234) %243 = call float @llvm.AMDGPU.load.const(i32 89) %244 = call float @llvm.AMDIL.mad.(float %13, float %243, float %236) %245 = call float @llvm.AMDGPU.load.const(i32 90) %246 = call float @llvm.AMDIL.mad.(float %13, float %245, float %238) %247 = call float @llvm.AMDGPU.load.const(i32 91) %248 = call float @llvm.AMDIL.mad.(float %13, float %247, float %240) %249 = call float @llvm.AMDGPU.load.const(i32 92) %250 = call float @llvm.AMDIL.mad.(float %14, float %249, float %242) %251 = call float @llvm.AMDGPU.load.const(i32 93) %252 = call float @llvm.AMDIL.mad.(float %14, float %251, float %244) %253 = call float @llvm.AMDGPU.load.const(i32 94) %254 = call float @llvm.AMDIL.mad.(float %14, float %253, float %246) %255 = call float @llvm.AMDGPU.load.const(i32 95) %256 = call float @llvm.AMDIL.mad.(float %14, float %255, float %248) %257 = call float @llvm.AMDGPU.load.const(i32 96) %258 = call float @llvm.AMDIL.mad.(float %15, float %257, float %250) %259 = call float @llvm.AMDGPU.load.const(i32 97) %260 = call float @llvm.AMDIL.mad.(float %15, float %259, float %252) %261 = call float @llvm.AMDGPU.load.const(i32 98) %262 = call float @llvm.AMDIL.mad.(float %15, float %261, float %254) %263 = call float @llvm.AMDGPU.load.const(i32 99) %264 = call float @llvm.AMDIL.mad.(float %15, float %263, float %256) %265 = call float @llvm.AMDGPU.load.const(i32 100) %266 = call float @llvm.AMDGPU.load.const(i32 101) %267 = call float @llvm.AMDGPU.load.const(i32 102) %268 = call float @llvm.AMDGPU.load.const(i32 103) %269 = insertelement <4 x float> undef, float %130, i32 0 %270 = insertelement <4 x float> %269, float %132, i32 1 %271 = insertelement <4 x float> %270, float %134, i32 2 %272 = insertelement <4 x float> %271, float %136, i32 3 %273 = insertelement <4 x float> undef, float %265, i32 0 %274 = insertelement <4 x float> %273, float %266, i32 1 %275 = insertelement <4 x float> %274, float %267, i32 2 %276 = insertelement <4 x float> %275, float %268, i32 3 %277 = call float @llvm.AMDGPU.dp4(<4 x float> %272, <4 x float> %276) %278 = call float @llvm.AMDGPU.load.const(i32 104) %279 = call float @llvm.AMDGPU.load.const(i32 105) %280 = call float @llvm.AMDGPU.load.const(i32 106) %281 = call float @llvm.AMDGPU.load.const(i32 107) %282 = insertelement <4 x float> undef, float %130, i32 0 %283 = insertelement <4 x float> %282, float %132, i32 1 %284 = insertelement <4 x float> %283, float %134, i32 2 %285 = insertelement <4 x float> %284, float %136, i32 3 %286 = insertelement <4 x float> undef, float %278, i32 0 %287 = insertelement <4 x float> %286, float %279, i32 1 %288 = insertelement <4 x float> %287, float %280, i32 2 %289 = insertelement <4 x float> %288, float %281, i32 3 %290 = call float @llvm.AMDGPU.dp4(<4 x float> %285, <4 x float> %289) %291 = call float @llvm.AMDGPU.load.const(i32 108) %292 = call float @llvm.AMDGPU.load.const(i32 109) %293 = call float @llvm.AMDGPU.load.const(i32 110) %294 = call float @llvm.AMDGPU.load.const(i32 111) %295 = insertelement <4 x float> undef, float %130, i32 0 %296 = insertelement <4 x float> %295, float %132, i32 1 %297 = insertelement <4 x float> %296, float %134, i32 2 %298 = insertelement <4 x float> %297, float %136, i32 3 %299 = insertelement <4 x float> undef, float %291, i32 0 %300 = insertelement <4 x float> %299, float %292, i32 1 %301 = insertelement <4 x float> %300, float %293, i32 2 %302 = insertelement <4 x float> %301, float %294, i32 3 %303 = call float @llvm.AMDGPU.dp4(<4 x float> %298, <4 x float> %302) %304 = call float @llvm.AMDGPU.load.const(i32 112) %305 = call float @llvm.AMDGPU.load.const(i32 113) %306 = call float @llvm.AMDGPU.load.const(i32 114) %307 = call float @llvm.AMDGPU.load.const(i32 115) %308 = insertelement <4 x float> undef, float %130, i32 0 %309 = insertelement <4 x float> %308, float %132, i32 1 %310 = insertelement <4 x float> %309, float %134, i32 2 %311 = insertelement <4 x float> %310, float %136, i32 3 %312 = insertelement <4 x float> undef, float %304, i32 0 %313 = insertelement <4 x float> %312, float %305, i32 1 %314 = insertelement <4 x float> %313, float %306, i32 2 %315 = insertelement <4 x float> %314, float %307, i32 3 %316 = call float @llvm.AMDGPU.dp4(<4 x float> %311, <4 x float> %315) %317 = call float @llvm.AMDGPU.load.const(i32 116) %318 = call float @llvm.AMDGPU.mul(float %277, float %317) %319 = call float @llvm.AMDGPU.load.const(i32 117) %320 = call float @llvm.AMDGPU.mul(float %277, float %319) %321 = call float @llvm.AMDGPU.load.const(i32 118) %322 = call float @llvm.AMDGPU.mul(float %277, float %321) %323 = call float @llvm.AMDGPU.load.const(i32 119) %324 = call float @llvm.AMDGPU.mul(float %277, float %323) %325 = call float @llvm.AMDGPU.load.const(i32 120) %326 = call float @llvm.AMDIL.mad.(float %290, float %325, float %318) %327 = call float @llvm.AMDGPU.load.const(i32 121) %328 = call float @llvm.AMDIL.mad.(float %290, float %327, float %320) %329 = call float @llvm.AMDGPU.load.const(i32 122) %330 = call float @llvm.AMDIL.mad.(float %290, float %329, float %322) %331 = call float @llvm.AMDGPU.load.const(i32 123) %332 = call float @llvm.AMDIL.mad.(float %290, float %331, float %324) %333 = call float @llvm.AMDGPU.load.const(i32 124) %334 = call float @llvm.AMDIL.mad.(float %303, float %333, float %326) %335 = call float @llvm.AMDGPU.load.const(i32 125) %336 = call float @llvm.AMDIL.mad.(float %303, float %335, float %328) %337 = call float @llvm.AMDGPU.load.const(i32 126) %338 = call float @llvm.AMDIL.mad.(float %303, float %337, float %330) %339 = call float @llvm.AMDGPU.load.const(i32 127) %340 = call float @llvm.AMDIL.mad.(float %303, float %339, float %332) %341 = call float @llvm.AMDGPU.load.const(i32 128) %342 = call float @llvm.AMDIL.mad.(float %316, float %341, float %334) %343 = call float @llvm.AMDGPU.load.const(i32 129) %344 = call float @llvm.AMDIL.mad.(float %316, float %343, float %336) %345 = call float @llvm.AMDGPU.load.const(i32 130) %346 = call float @llvm.AMDIL.mad.(float %316, float %345, float %338) %347 = call float @llvm.AMDGPU.load.const(i32 131) %348 = call float @llvm.AMDIL.mad.(float %316, float %347, float %340) call void @llvm.AMDGPU.store.output(float %41, i32 4) call void @llvm.AMDGPU.store.output(float %43, i32 5) call void @llvm.AMDGPU.store.output(float %45, i32 6) call void @llvm.AMDGPU.store.output(float %47, i32 7) call void @llvm.AMDGPU.store.output(float %220, i32 8) call void @llvm.AMDGPU.store.output(float %221, i32 9) call void @llvm.AMDGPU.store.output(float %222, i32 10) call void @llvm.AMDGPU.store.output(float %100, i32 11) call void @llvm.AMDGPU.store.output(float %229, i32 12) call void @llvm.AMDGPU.store.output(float %230, i32 13) call void @llvm.AMDGPU.store.output(float %231, i32 14) call void @llvm.AMDGPU.store.output(float %104, i32 15) call void @llvm.AMDGPU.store.output(float %232, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %258, i32 20) call void @llvm.AMDGPU.store.output(float %260, i32 21) call void @llvm.AMDGPU.store.output(float %262, i32 22) call void @llvm.AMDGPU.store.output(float %264, i32 23) call void @llvm.AMDGPU.store.output(float %342, i32 24) call void @llvm.AMDGPU.store.output(float %344, i32 25) call void @llvm.AMDGPU.store.output(float %346, i32 26) call void @llvm.AMDGPU.store.output(float %348, i32 27) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T4_W in %vreg0, %T4_Z in %vreg1, %T4_Y in %vreg2, %T4_X in %vreg3, %T3_W in %vreg4, %T3_Z in %vreg5, %T3_Y in %vreg6, %T3_X in %vreg7, %T2_Z in %vreg8, %T2_Y in %vreg9, %T2_X in %vreg10, %T1_W in %vreg11, %T1_Z in %vreg12, %T1_Y in %vreg13, %T1_X in %vreg14 Function Live Outs: %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_W = MOV %T1_X, 0, pred:%noreg %T6_Z = MOV %T1_Y, 0, pred:%noreg %T6_Y = MOV %T1_Z, 0, pred:%noreg %T6_X = MOV %T1_W, 0, pred:%noreg %T1_X = MOV %T2_X, 0, pred:%noreg, %T1_XYZW %T5_W = MOV %T4_X, 0, pred:%noreg %T7_X = MOV %T4_Y, 0, pred:%noreg %T7_Y = MOV %T4_Z, 0, pred:%noreg %T7_Z = MOV %T4_W, 0, pred:%noreg %T2_X = MUL %T6_W, %C14_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_Z, %C15_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_Y, %C16_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T6_W, %C14_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_Z, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T6_Y, %C16_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MUL %T6_W, %C14_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_Z, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T9_X = MULADD_eg %T6_X, %C17_X, %T2_X, pred:%PRED_SEL_OFF, %T9_XYZW %T4_X = MULADD_eg %T6_Y, %C16_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T6_X, %C17_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_X, %C17_Z, %T4_X, pred:%PRED_SEL_OFF %T8_X = MOV %T9_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T9_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T9_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T9_W, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T4_X, 0, pred:%noreg, %T8_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T10_X = MOV %T8_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T8_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T8_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T8_W, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T2_X = DOT4_eg %T10_X, %T10_X, 40; flags: * %T2_Y = DOT4_eg %T10_Y, %T10_Y, 40; flags: * %T2_Z = DOT4_eg %T10_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T10_W, %T10_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T4_W = MUL %T9_X, %T4_Y, pred:%PRED_SEL_OFF, %T9_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_W, 128, pred:%PRED_SEL_OFF %T9_X = ADD %C12_X, %T4_Y, pred:%PRED_SEL_OFF, %T9_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T4_W = ADD %C12_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T11_X = MOV %T9_X, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %T9_Y, 0, pred:%noreg, %T11_XYZW %T11_Z = MOV %T9_Z, 0, pred:%noreg, %T11_XYZW %T11_W = MOV %T9_W, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %T4_W, 0, pred:%noreg, %T11_XYZW %T4_Y = ADD %C12_Z, %T2_X, pred:%PRED_SEL_OFF %T11_Z = MOV %T4_Y, 0, pred:%noreg, %T11_XYZW %T11_W = MOV %T4_Z, 0, pred:%noreg, %T11_XYZW %T10_X = MOV %C4_X, 0, pred:%noreg, %T10_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T11_X, %T11_Y, %T11_Z, %T11_W * %T2_X = DOT4_eg %T11_X, %T11_X, 32; flags: * %T2_Y = DOT4_eg %T11_Y, %T11_Y, 40; flags: * %T2_Z = DOT4_eg %T11_Z, %T11_Z, 40; flags: * %T2_W = DOT4_eg %T11_W, %T11_W, 8; flags: %T10_Y = MOV %C4_Y, 0, pred:%noreg, %T10_XYZW %T12_X = MOV %C5_X, 0, pred:%noreg, %T12_XYZW %T1_Y = MOV %T2_Y, 0, pred:%noreg, %T1_XYZW %T12_Y = MOV %C5_Y, 0, pred:%noreg, %T12_XYZW %T11_X = MOV %C6_X, 0, pred:%noreg, %T11_XYZW %T10_Z = MOV %C4_Z, 0, pred:%noreg, %T10_XYZW %T1_Z = MOV %T2_Z, 0, pred:%noreg, %T1_XYZW %T2_X = MOV %T2_X, 256, pred:%PRED_SEL_OFF %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T12_Z = MOV %C5_Z, 0, pred:%noreg, %T12_XYZW %T11_Y = MOV %C6_Y, 0, pred:%noreg, %T11_XYZW %T5_X = RECIPSQRT_CLAMPED_eg %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T9_X, %T5_X, pred:%PRED_SEL_OFF, %T9_XYZW, %T2_XYZW %T4_W = MUL %T4_W, %T5_X, pred:%PRED_SEL_OFF %T1_W = MOV %T4_Z, 0, pred:%noreg, %T1_XYZW BUNDLE %T9_X, %T9_Y, %T9_Z, %T9_W, %T1_X, %T10_X, %T1_Y, %T10_Y, %T1_Z, %T10_Z, %T1_W, %T10_W * %T9_X = DOT4_eg %T1_X, %T10_X, 32; flags: * %T9_Y = DOT4_eg %T1_Y, %T10_Y, 40; flags: * %T9_Z = DOT4_eg %T1_Z, %T10_Z, 40; flags: * %T9_W = DOT4_eg %T1_W, %T10_W, 8; flags: %T11_Z = MOV %C6_Z, 0, pred:%noreg, %T11_XYZW %T4_Y = MUL %T4_Y, %T5_X, pred:%PRED_SEL_OFF %T12_W = MOV %T4_Z, 0, pred:%noreg, %T12_XYZW BUNDLE %T5_X, %T5_Y, %T5_Z, %T5_W, %T1_X, %T12_X, %T1_Y, %T12_Y, %T1_Z, %T12_Z, %T1_W, %T12_W * %T5_X = DOT4_eg %T1_X, %T12_X, 32; flags: * %T5_Y = DOT4_eg %T1_Y, %T12_Y, 40; flags: * %T5_Z = DOT4_eg %T1_Z, %T12_Z, 40; flags: * %T5_W = DOT4_eg %T1_W, %T12_W, 8; flags: %T5_Y = MUL %T6_W, %C0_X, pred:%PRED_SEL_OFF %T10_X = MOV %C12_X, 0, pred:%noreg, %T10_XYZW %T11_W = MOV %T4_Z, 0, pred:%noreg, %T11_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T1_X, %T11_X, %T1_Y, %T11_Y, %T1_Z, %T11_Z, %T1_W, %T11_W * %T1_X = DOT4_eg %T1_X, %T11_X, 32; flags: * %T1_Y = DOT4_eg %T1_Y, %T11_Y, 40; flags: * %T1_Z = DOT4_eg %T1_Z, %T11_Z, 40; flags: * %T1_W = DOT4_eg %T1_W, %T11_W, 8; flags: %T1_Y = MUL %T6_W, %C0_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T6_Z, %C1_X, %T5_Y, pred:%PRED_SEL_OFF %T9_Y = MOV %T5_X, 0, pred:%noreg, %T9_XYZW %T2_Y = MOV %T4_W, 0, pred:%noreg, %T2_XYZW %T10_Y = MOV %C12_Y, 0, pred:%noreg, %T10_XYZW %T1_W = MUL %T6_W, %C0_Z, pred:%PRED_SEL_OFF %T10_Z = MOV %C12_Z, 0, pred:%noreg, %T10_XYZW %T1_Y = MULADD_eg %T6_Z, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T6_Y, %C2_X, %T1_Z, pred:%PRED_SEL_OFF %T9_Z = MOV %T1_X, 0, pred:%noreg, %T9_XYZW %T2_Z = MOV %T4_Y, 0, pred:%noreg, %T2_XYZW %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T1_Z = MULADD_eg %T6_Z, %C1_Z, %T1_W, pred:%PRED_SEL_OFF %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T1_Y = MULADD_eg %T6_Y, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T6_X, %C3_X, %T4_W, pred:%PRED_SEL_OFF %T1_W = MUL %T6_W, %C0_W, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T2_X, %T9_Y, %T2_Y, %T9_Z, %T2_Z, %T9_W, %T2_W * %T2_X = DOT4_eg %T9_X, %T2_X, 32; flags: * %T2_Y = DOT4_eg %T9_Y, %T2_Y, 40; flags: * %T2_Z = DOT4_eg %T9_Z, %T2_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T2_W, 8; flags: %T2_Z = MAX %T2_X, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T10_X, %T9_Y, %T10_Y, %T9_Z, %T10_Z, %T9_W, %T10_W * %T2_X = DOT4_eg %T9_X, %T10_X, 40; flags: * %T2_Y = DOT4_eg %T9_Y, %T10_Y, 32; flags: * %T2_Z = DOT4_eg %T9_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T10_W, 8; flags: %T1_Z = MULADD_eg %T6_Y, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T2_X = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_Z, %C1_W, %T1_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T6_X, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %C8_X, %C10_X, %C9_X, pred:%PRED_SEL_OFF %T3_X = MUL %C19_X, %T3_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T6_X, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %C8_Y, %C10_Y, %C9_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_Y, %C2_W, %T1_W, pred:%PRED_SEL_OFF %T2_W = ADD %C18_X, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_X, %T3_X, %T2_W, pred:%PRED_SEL_OFF %T4_Y = ADD %C18_Y, %T4_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T6_X, %C3_W, %T1_W, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %C8_Z, %C10_Z, %C9_Z, pred:%PRED_SEL_OFF %T3_X = LOG_IEEE_eg %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MUL %C19_Y, %T3_Y, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_X, %T2_Z, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C19_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Z = ADD %C18_Z, %T4_W, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T2_X, %T3_Y, %T3_Z, pred:%PRED_SEL_OFF %T3_X = MUL %C7_X, %T3_X, pred:%PRED_SEL_OFF %T2_X = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_W = EXP_IEEE_eg %T3_X, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T2_W, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C20_X, %T4_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C20_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C20_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T4_Y = MUL %T6_W, %C14_W, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T6_Z, %C15_W, %T4_Y, pred:%PRED_SEL_OFF %T11_X = MOV %C25_X, 0, pred:%noreg, %T11_XYZW %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T5_X = MUL %T5_W, %C21_X, pred:%PRED_SEL_OFF %T11_Y = MOV %C25_Y, 0, pred:%noreg, %T11_XYZW %T4_Y = MULADD_eg %T6_Y, %C16_W, %T4_Y, pred:%PRED_SEL_OFF %T9_X = MOV %C26_X, 0, pred:%noreg, %T9_XYZW %T5_Z = MULADD_eg %T7_X, %C22_X, %T5_X, pred:%PRED_SEL_OFF %T9_Y = MOV %C26_Y, 0, pred:%noreg, %T9_XYZW %T5_X = MUL %T5_W, %C21_Y, pred:%PRED_SEL_OFF %T5_Y = MULADD_eg %T6_X, %C17_W, %T4_Y, pred:%PRED_SEL_OFF %T11_Z = MOV %C25_Z, 0, pred:%noreg, %T11_XYZW %T10_X = MOV %C27_X, 0, pred:%noreg, %T10_XYZW %T4_Y = MOV %T4_Z, 0, pred:%noreg %T7_W = MUL %T5_W, %C21_Z, pred:%PRED_SEL_OFF %T12_X = MULADD_eg %T7_Y, %C23_X, %T5_Z, pred:%PRED_SEL_OFF %T6_X = MOV %C28_X, 0, pred:%noreg, %T6_XYZW %T9_Z = MOV %C26_Z, 0, pred:%noreg, %T9_XYZW %T10_Y = MOV %C27_Y, 0, pred:%noreg, %T10_XYZW %T12_Y = MULADD_eg %T7_X, %C22_Y, %T5_X, pred:%PRED_SEL_OFF %T11_W = MOV %C25_W, 0, pred:%noreg, %T11_XYZW %T5_Z = MUL %T5_W, %C21_W, pred:%PRED_SEL_OFF %T5_W = MULADD_eg %T7_X, %C22_Z, %T7_W, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T7_Z, %C24_X, %T12_X, pred:%PRED_SEL_OFF %T6_Y = MOV %C28_Y, 0, pred:%noreg, %T6_XYZW %T9_W = MOV %C26_W, 0, pred:%noreg, %T9_XYZW %T12_X = MULADD_eg %T7_Y, %C23_Y, %T12_Y, pred:%PRED_SEL_OFF %T10_Z = MOV %C27_Z, 0, pred:%noreg, %T10_XYZW %T8_W = MOV %T5_Y, 0, pred:%noreg, %T8_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T8_X, %T11_X, %T8_Y, %T11_Y, %T8_Z, %T11_Z, %T8_W, %T11_W * %T7_X = DOT4_eg %T8_X, %T11_X, 40; flags: * %T7_Y = DOT4_eg %T8_Y, %T11_Y, 40; flags: * %T7_Z = DOT4_eg %T8_Z, %T11_Z, 40; flags: * %T7_W = DOT4_eg %T8_W, %T11_W, 0; flags: %T5_Y = MULADD_eg %T7_Z, %C24_Y, %T12_X, pred:%PRED_SEL_OFF %T11_Y = MUL %T7_W, %C29_X, pred:%PRED_SEL_OFF %T11_X = MULADD_eg %T7_X, %C22_W, %T5_Z, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T7_Y, %C23_Z, %T5_W, pred:%PRED_SEL_OFF %T10_W = MOV %C27_W, 0, pred:%noreg, %T10_XYZW %T6_Z = MOV %C28_Z, 0, pred:%noreg, %T6_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T8_X, %T9_X, %T8_Y, %T9_Y, %T8_Z, %T9_Z, %T8_W, %T9_W * %T7_X = DOT4_eg %T8_X, %T9_X, 32; flags: * %T7_Y = DOT4_eg %T8_Y, %T9_Y, 40; flags: * %T7_Z = DOT4_eg %T8_Z, %T9_Z, 40; flags: * %T7_W = DOT4_eg %T8_W, %T9_W, 8; flags: %T5_W = MUL %T7_W, %C29_Y, pred:%PRED_SEL_OFF %T9_X = MULADD_eg %T7_X, %C30_X, %T11_Y, pred:%PRED_SEL_OFF %T9_Y = MULADD_eg %T7_Y, %C23_W, %T11_X, pred:%PRED_SEL_OFF %T6_W = MOV %C28_W, 0, pred:%noreg, %T6_XYZW %T5_Z = MULADD_eg %T7_Z, %C24_Z, %T5_Z, pred:%PRED_SEL_OFF BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T8_X, %T10_X, %T8_Y, %T10_Y, %T8_Z, %T10_Z, %T8_W, %T10_W * %T7_X = DOT4_eg %T8_X, %T10_X, 40; flags: * %T7_Y = DOT4_eg %T8_Y, %T10_Y, 32; flags: * %T7_Z = DOT4_eg %T8_Z, %T10_Z, 40; flags: * %T7_W = DOT4_eg %T8_W, %T10_W, 8; flags: %T9_Z = MUL %T7_W, %C29_Z, pred:%PRED_SEL_OFF %T9_W = MULADD_eg %T7_X, %C30_Y, %T5_W, pred:%PRED_SEL_OFF %T9_X = MULADD_eg %T7_Y, %C31_X, %T9_X, pred:%PRED_SEL_OFF %T5_W = MULADD_eg %T7_Z, %C24_W, %T9_Y, pred:%PRED_SEL_OFF BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T8_X, %T6_X, %T8_Y, %T6_Y, %T8_Z, %T6_Z, %T8_W, %T6_W * %T6_X = DOT4_eg %T8_X, %T6_X, 40; flags: * %T6_Y = DOT4_eg %T8_Y, %T6_Y, 40; flags: * %T6_Z = DOT4_eg %T8_Z, %T6_Z, 40; flags: * %T6_W = DOT4_eg %T8_W, %T6_W, 0; flags: %T6_Y = MUL %T7_W, %C29_W, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T6_W, %C32_X, %T9_X, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T7_X, %C30_Z, %T9_Z, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T7_Y, %C31_Y, %T9_W, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T7_X, %C30_W, %T6_Y, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T7_Y, %C31_Z, %T6_Z, pred:%PRED_SEL_OFF %T6_Y = MULADD_eg %T6_W, %C32_Y, %T7_Z, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T7_Y, %C31_W, %T7_X, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T6_W, %C32_Z, %T6_Z, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T6_W, %C32_W, %T7_X, pred:%PRED_SEL_OFF RETURN %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 466 dw -- 13 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 80000007 ALU ADDR:14 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00200C90 * INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 8011CCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 8011E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 004280FF * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0036 00120406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0038 8091CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 8091E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0042 0111CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00800090 INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 80920406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0046 0111E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 80122006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 01268002 * INST:0x14 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0050 01120406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0052 80922006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0054 01122006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0056 00000409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80000009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 009FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 801FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 001FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00480090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 001FE009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 801FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 80001CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 009FC08C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 01200010 INST:0x0 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 00000409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00000809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 019FC48C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 60800010 INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 01600C90 * INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 00000C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 61600C90 INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 801FC88C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0125 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 0001600B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 0081640B SRC0(SEL:11 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0135 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 01800C90 INST:0x19 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 21800C90 * INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 01600C90 INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 40200C90 * INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 00400C91 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 41800C90 INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 00A04390 * INST:0x87 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 001FE009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 001FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0163 60200C90 * INST:0x19 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00014001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 01205F10 INST:0xbe DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00814401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 21205F00 INST:0xbe DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 01014801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 41205F00 INST:0xbe DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 018140FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 61205F00 INST:0xbe DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 41600C90 * INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 0000A404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0177 61800C90 * INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 00018001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 00A05F10 INST:0xbe DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 00818401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 20A05F00 INST:0xbe DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 01018801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:12 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 40A05F00 INST:0xbe DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 60A05F00 INST:0xbe DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 80100C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0187 20A00090 * INST:0x1 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 0000008C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0191 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 00016001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 00205F10 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00816401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 01016801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 60205F00 INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 80900C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0201 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 00000005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 00102806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 40228405 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0206 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0207 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 0000048C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 81100C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 00902806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0214 8000088C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0215 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 00104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 60828801 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0220 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0221 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0224 01102806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 402A8C01 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0226 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0229 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00106006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 00228C04 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0232 01900C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 60200090 INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 00004009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 00804409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 01004809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 818040FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00014009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 00814409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 01014809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 01814C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0251 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A1A40801 ALU INST:0x8 KCACHE_MODE1:1 KCACHE_ADDR0:0 KCACHE_ADDR1:2 COUNT:106 0254 01008402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00540190 INST:0x3 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 01104406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0258 81902806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0260 80906006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 20228401 * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0262 80114088 SRC0(SEL:136 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0263 60428089 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:0 NEG:0) 0264 80006093 SRC0(SEL:147 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 81106006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0267 40228801 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0268 80914488 SRC0(SEL:136 REL:0 CHAN:1 NEG:0) SRC1(SEL:138 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20828489 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:1 NEG:0) 0270 81904406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0271 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0272 81804092 SRC0(SEL:146 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 60400010 * INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 80006002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 60428C02 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0276 80808492 SRC0(SEL:146 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0277 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 81906006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 60228C01 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0280 81114888 SRC0(SEL:136 REL:0 CHAN:2 NEG:0) SRC1(SEL:138 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 60828889 * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:2 NEG:0) 0282 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 00604190 * INST:0x83 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 80806493 SRC0(SEL:147 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 81004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 40428404 * INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0288 81006893 SRC0(SEL:147 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 81808892 SRC0(SEL:146 REL:0 CHAN:2 NEG:0) SRC1(SEL:4 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0291 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0292 80806002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 40628803 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0294 80006087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0295 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0297 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0299 60404090 * INST:0x81 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 81804402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 20636804 * INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0302 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0303 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 80000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0305 C0400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0306 80128403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 00628804 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0308 80928403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0309 40628804 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0310 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0311 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0313 80600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0314 81128403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:148 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0315 60628804 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0316 80000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0317 A0600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0318 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0319 C0600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 8191CC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0321 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0323 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0324 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0325 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0326 8191E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0327 20828404 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0328 80000099 SRC0(SEL:153 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0329 01600C90 * INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 80000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0331 00800C91 * INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 8012AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:149 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0333 00A00090 * INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0334 80000499 SRC0(SEL:153 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 21600C90 * INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0336 81920406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0337 20828404 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0338 8000009A SRC0(SEL:154 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0339 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0340 8012C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0341 40A28005 * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0342 8000049A SRC0(SEL:154 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0343 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0344 8092AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:149 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0345 00A00090 * INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0346 81922006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:145 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0347 20A28404 * INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0348 80000899 SRC0(SEL:153 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0349 41600C90 * INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0350 8000009B SRC0(SEL:155 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0351 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0352 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0353 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0354 8112AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:149 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0355 60E00090 * INST:0x1 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0356 8012E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0357 01828805 * INST:0x14 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0358 8000009C SRC0(SEL:156 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0359 00C00C90 * INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0360 8000089A SRC0(SEL:154 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0361 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0362 8000049B SRC0(SEL:155 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0363 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0364 8092C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0365 21828005 * INST:0x14 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0366 80000C99 SRC0(SEL:153 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0367 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0368 8192AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:149 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0369 40A00090 * INST:0x1 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0370 8112C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0371 60A28C07 * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:3 NEG:0) 0372 80130807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0373 00A2800C * INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:0 NEG:0) 0374 8000049C SRC0(SEL:156 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0375 20C00C90 * INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0376 80000C9A SRC0(SEL:154 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0377 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0378 8092E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0379 0182840C * INST:0x14 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:1 NEG:0) 0380 8000089B SRC0(SEL:155 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0381 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0382 80000405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0383 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0384 00016008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0385 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0386 00816408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0387 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0388 01016808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0389 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0390 81816C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:11 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0391 60E05F10 * INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0392 80930807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0393 20A2800C * INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:0 NEG:0) 0394 8013AC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:157 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0395 21600090 * INST:0x1 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0396 8192C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0397 01628805 * INST:0x14 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0398 8112E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0399 40A28C05 * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:3 NEG:0) 0400 80000C9B SRC0(SEL:155 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0401 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0402 8000089C SRC0(SEL:156 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0403 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0404 00012008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0405 00E05F10 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0406 00812408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0407 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0408 01012808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0409 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0410 81812C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0411 60E05F00 * INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0412 8093AC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:157 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0413 60A00090 * INST:0x1 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0414 8013C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:158 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0415 0122840B * INST:0x14 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:11 REL:0 CHAN:1 NEG:0) 0416 8192E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0417 2122800B * INST:0x14 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:11 REL:0 CHAN:0 NEG:0) 0418 80000C9C SRC0(SEL:156 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0419 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0420 81130807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0421 40A28805 * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0422 00014008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0423 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0424 00814408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0425 20E05F10 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0426 01014808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0427 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0428 81814C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0429 60E05F00 * INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0430 8113AC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:157 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0431 41200090 * INST:0x1 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0432 8093C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:158 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0433 61228C05 * INST:0x14 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:3 NEG:0) 0434 8013E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:159 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0435 01228009 * INST:0x14 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:0 NEG:0) 0436 81930807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0437 60A28409 * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0438 0000C008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0439 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0440 0080C408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0441 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0442 0100C808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0443 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0444 8180CC08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:6 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0445 60C05F10 * INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0446 8193AC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:157 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0447 20C00090 * INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0448 80140C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:160 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0449 00C28009 * INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:0 NEG:0) 0450 8113C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:158 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0451 40C28809 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0452 8093E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:159 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0453 40E28C09 * INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:3 NEG:0) 0454 8193C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:158 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0455 00E28406 * INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:1 NEG:0) 0456 8113E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:159 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0457 40C28806 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0458 80940C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:160 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0459 20C28807 * INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0460 8193E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:159 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0461 00E28007 * INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0462 81140C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:160 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0463 40C28806 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0464 81940C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:160 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0465 60C28007 * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95210688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:2 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], GENERIC[0], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL CONST[1..5] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL 0: TXP TEMP[0], IN[1].xyyw, SAMP[0], 2D 1: MUL TEMP[0], TEMP[0], IN[0] 2: MOV TEMP[1].w, TEMP[0].wwww 3: ADD TEMP[1].xyz, TEMP[0].xyzz, CONST[5].xyzz 4: MOV_SAT OUT[0], TEMP[1] 5: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.AMDGPU.div(float %4, float %7) %9 = call float @llvm.AMDGPU.div(float %5, float %7) %10 = call float @llvm.AMDGPU.div(float %5, float %7) %11 = insertelement <4 x float> undef, float %8, i32 0 %12 = insertelement <4 x float> %11, float %9, i32 1 %13 = insertelement <4 x float> %12, float %10, i32 2 %14 = insertelement <4 x float> %13, float 1.000000e+00, i32 3 %15 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %14, i32 0, i32 2) %16 = extractelement <4 x float> %15, i32 0 %17 = extractelement <4 x float> %15, i32 1 %18 = extractelement <4 x float> %15, i32 2 %19 = extractelement <4 x float> %15, i32 3 %20 = call float @llvm.AMDGPU.mul(float %16, float %0) %21 = call float @llvm.AMDGPU.mul(float %17, float %1) %22 = call float @llvm.AMDGPU.mul(float %18, float %2) %23 = call float @llvm.AMDGPU.mul(float %19, float %3) %24 = call float @llvm.AMDGPU.load.const(i32 20) %25 = fadd float %20, %24 %26 = call float @llvm.AMDGPU.load.const(i32 21) %27 = fadd float %21, %26 %28 = call float @llvm.AMDGPU.load.const(i32 22) %29 = fadd float %22, %28 %30 = call float @llvm.AMDIL.clamp.(float %25, float 0.000000e+00, float 1.000000e+00) %31 = call float @llvm.AMDIL.clamp.(float %27, float 0.000000e+00, float 1.000000e+00) %32 = call float @llvm.AMDIL.clamp.(float %29, float 0.000000e+00, float 1.000000e+00) %33 = call float @llvm.AMDIL.clamp.(float %23, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %30, i32 8) call void @llvm.AMDGPU.store.output(float %31, i32 9) call void @llvm.AMDGPU.store.output(float %32, i32 10) call void @llvm.AMDGPU.store.output(float %33, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Y in %vreg1, %T3_X in %vreg2, %T2_W in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T3_Z = RECIP_IEEE_eg %T3_W, pred:%PRED_SEL_OFF %T4_X = MUL %T3_X, %T3_Z, pred:%PRED_SEL_OFF, %T4_XYZW %T3_X = MUL %T3_Y, %T3_Z, pred:%PRED_SEL_OFF %T4_Y = MOV %T3_X, 0, pred:%noreg, %T4_XYZW %T4_Z = MOV %T3_X, 0, pred:%noreg, %T4_XYZW %T3_X = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T4_W = MOV %T3_X, 0, pred:%noreg, %T4_XYZW %T3_XYZW = TEX_SAMPLE %T4_XYZW, 0, 2 %T2_X = MUL %T3_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = ADD %T2_X, %C5_X, pred:%PRED_SEL_OFF %T2_Y = MUL %T3_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = ADD %T2_Y, %C5_Y, pred:%PRED_SEL_OFF %T2_Z = MUL %T3_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %C5_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T3_W, %T2_W, pred:%PRED_SEL_OFF, %T3_XYZW %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 82 dw -- 5 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0580000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:23 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40604310 * INST:0x86 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 001FE0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00800090 INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 801FE4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 0000001C TEX/VTX ADDR:56 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0056 00040210 INST:0x10 RESOURCE_ID:2 SRC(GPR:4 REL:0) 0057 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0058 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0059 00000000 0004 4000001E ALU ADDR:60 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0280000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:11 0060 80004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 0010A0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:133 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 80804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0065 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 0090A4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:133 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20400010 INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 81004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 0110A8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:133 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 40400010 INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 81804C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0077 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], GENERIC[0], LINEAR DCL OUT[0], COLOR DCL SAMP[0] 0: TEX OUT[0], IN[0], SAMP[0], CUBE 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = insertelement <4 x float> undef, float %0, i32 0 %5 = insertelement <4 x float> %4, float %1, i32 1 %6 = insertelement <4 x float> %5, float %2, i32 2 %7 = insertelement <4 x float> %6, float %3, i32 3 %8 = call <4 x float> @llvm.AMDGPU.cube(<4 x float> %7) %9 = extractelement <4 x float> %8, i32 0 %10 = extractelement <4 x float> %8, i32 1 %11 = extractelement <4 x float> %8, i32 2 %12 = extractelement <4 x float> %8, i32 3 %13 = call float @llvm.AMDIL.fabs.(float %11) %14 = call float @llvm.AMDGPU.rcp(float %13) %15 = call float @llvm.AMDIL.mad.(float %9, float %14, float 1.500000e+00) %16 = call float @llvm.AMDIL.mad.(float %10, float %14, float 1.500000e+00) %17 = insertelement <4 x float> undef, float %16, i32 0 %18 = insertelement <4 x float> %17, float %15, i32 1 %19 = insertelement <4 x float> %18, float %12, i32 2 %20 = insertelement <4 x float> %19, float %16, i32 3 %21 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %20, i32 0, i32 4) %22 = extractelement <4 x float> %21, i32 0 %23 = extractelement <4 x float> %21, i32 1 %24 = extractelement <4 x float> %21, i32 2 %25 = extractelement <4 x float> %21, i32 3 call void @llvm.AMDGPU.store.output(float %22, i32 8) call void @llvm.AMDGPU.store.output(float %23, i32 9) call void @llvm.AMDGPU.store.output(float %24, i32 10) call void @llvm.AMDGPU.store.output(float %25, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare <4 x float> @llvm.AMDGPU.cube(<4 x float>) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rcp(float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T3_X = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T2_Z, 0, pred:%noreg, %T3_XYZW %T3_W = MOV %T2_W, 0, pred:%noreg, %T3_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_Z, %T3_Y, %T3_X * %T2_X = CUBE_eg_real %T3_Z, %T3_Y, 32; flags: * %T2_Y = CUBE_eg_real %T3_Z, %T3_X, 32; flags: * %T2_Z = CUBE_eg_real %T3_X, %T3_Z, 32; flags: * %T2_W = CUBE_eg_real %T3_Y, %T3_Z, 0; flags: %T3_X = MOV %T2_Z, 256, pred:%PRED_SEL_OFF %T4_X = RECIP_IEEE_eg %T3_X, pred:%PRED_SEL_OFF %T4_Y = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.500000e+00 %T3_X = MULADD_eg %T2_Y, %T4_X, %T4_Y, pred:%PRED_SEL_OFF, %T3_XYZW %T5_X = MULADD_eg %T2_X, %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T4_X = MOV %T3_X, 0, pred:%noreg, %T4_XYZW %T4_Y = MOV %T3_Y, 0, pred:%noreg, %T4_XYZW %T4_Z = MOV %T3_Z, 0, pred:%noreg, %T4_XYZW %T4_W = MOV %T3_W, 0, pred:%noreg, %T4_XYZW %T4_Y = MOV %T5_X, 0, pred:%noreg, %T4_XYZW %T4_Z = MOV %T2_W, 0, pred:%noreg, %T4_XYZW %T4_W = MOV %T3_X, 0, pred:%noreg, %T4_XYZW %T3_XYZW = TEX_SAMPLE %T4_XYZW, 0, 4 %T2_X = MOV %T3_X, 0, pred:%noreg %T2_Y = MOV %T3_Y, 0, pred:%noreg %T2_Z = MOV %T3_Z, 0, pred:%noreg %T2_W = MOV %T3_W, 0, pred:%noreg RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 80 dw -- 6 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0700000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:29 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 009FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00406010 INST:0xc0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 001FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 20406010 INST:0xc0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 011FC0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 40406010 INST:0xc0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 811FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60406010 * INST:0xc0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 800008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 00600C91 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 000000FD SRC0(SEL:253 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00804310 * INST:0x86 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 3FC00000 1.500000 (1069547520) 0048 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0050 801FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 00A284FE * INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0052 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 00800C90 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 40800C90 INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 60800C90 INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 40800C90 INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0065 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000022 TEX/VTX ADDR:68 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0068 00040210 INST:0x10 RESOURCE_ID:2 SRC(GPR:4 REL:0) 0069 F00D1003 DST(GPR:3 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0070 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0071 00000000 0004 00000024 ALU ADDR:72 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A00C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:4 0072 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 40400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL IN[3] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL CONST[0..10] DCL CONST[12..24] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], IN[2] 9: MAD TEMP[2].xyz, CONST[8], CONST[10], CONST[9] 10: MOV TEMP[3], IMM[0].xxxy 11: MOV_SAT OUT[1], TEMP[2] 12: MOV_SAT OUT[2], TEMP[3] 13: MUL TEMP[4], IN[0].xxxx, CONST[14] 14: MAD TEMP[4], IN[0].yyyy, CONST[15], TEMP[4] 15: MAD TEMP[4], IN[0].zzzz, CONST[16], TEMP[4] 16: MAD TEMP[4], IN[0].wwww, CONST[17], TEMP[4] 17: DP3 TEMP[5].x, TEMP[4], TEMP[4] 18: RSQ TEMP[5].x, TEMP[5] 19: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 20: SUB TEMP[5], CONST[12], TEMP[6] 21: DP3 TEMP[7].x, TEMP[5], TEMP[5] 22: RSQ TEMP[7].x, TEMP[7] 23: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 24: DP3 TEMP[1].x, TEMP[0], CONST[12] 25: DP3 TEMP[1].y, TEMP[0], TEMP[5] 26: MUL TEMP[7], CONST[19], IN[2] 27: LIT TEMP[8], TEMP[1] 28: ADD TEMP[2], CONST[18], TEMP[2] 29: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, TEMP[7], TEMP[2] 30: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[20], TEMP[3] 31: ABS OUT[3].x, TEMP[4].zzzz 32: MOV OUT[3].yzw, IMM[0].xxxy 33: MUL TEMP[8], IN[3].xxxx, CONST[21] 34: MAD TEMP[8], IN[3].yyyy, CONST[22], TEMP[8] 35: MAD TEMP[8], IN[3].zzzz, CONST[23], TEMP[8] 36: MAD OUT[4], IN[3].wwww, CONST[24], TEMP[8] 37: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.R600.load.input(i32 16) %13 = call float @llvm.R600.load.input(i32 17) %14 = call float @llvm.R600.load.input(i32 18) %15 = call float @llvm.R600.load.input(i32 19) %16 = call float @llvm.AMDGPU.load.const(i32 0) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 1) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 2) %21 = call float @llvm.AMDGPU.mul(float %0, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 3) %23 = call float @llvm.AMDGPU.mul(float %0, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 4) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 5) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 6) %29 = call float @llvm.AMDIL.mad.(float %1, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 7) %31 = call float @llvm.AMDIL.mad.(float %1, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 8) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 9) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 10) %37 = call float @llvm.AMDIL.mad.(float %2, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 11) %39 = call float @llvm.AMDIL.mad.(float %2, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 12) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 13) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 14) %45 = call float @llvm.AMDIL.mad.(float %3, float %44, float %37) %46 = call float @llvm.AMDGPU.load.const(i32 15) %47 = call float @llvm.AMDIL.mad.(float %3, float %46, float %39) %48 = call float @llvm.AMDGPU.load.const(i32 16) %49 = call float @llvm.AMDGPU.load.const(i32 17) %50 = call float @llvm.AMDGPU.load.const(i32 18) %51 = insertelement <4 x float> undef, float %4, i32 0 %52 = insertelement <4 x float> %51, float %5, i32 1 %53 = insertelement <4 x float> %52, float %6, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = insertelement <4 x float> undef, float %48, i32 0 %56 = insertelement <4 x float> %55, float %49, i32 1 %57 = insertelement <4 x float> %56, float %50, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = call float @llvm.AMDGPU.dp4(<4 x float> %54, <4 x float> %58) %60 = call float @llvm.AMDGPU.load.const(i32 20) %61 = call float @llvm.AMDGPU.load.const(i32 21) %62 = call float @llvm.AMDGPU.load.const(i32 22) %63 = insertelement <4 x float> undef, float %4, i32 0 %64 = insertelement <4 x float> %63, float %5, i32 1 %65 = insertelement <4 x float> %64, float %6, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = insertelement <4 x float> undef, float %60, i32 0 %68 = insertelement <4 x float> %67, float %61, i32 1 %69 = insertelement <4 x float> %68, float %62, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = call float @llvm.AMDGPU.dp4(<4 x float> %66, <4 x float> %70) %72 = call float @llvm.AMDGPU.load.const(i32 24) %73 = call float @llvm.AMDGPU.load.const(i32 25) %74 = call float @llvm.AMDGPU.load.const(i32 26) %75 = insertelement <4 x float> undef, float %4, i32 0 %76 = insertelement <4 x float> %75, float %5, i32 1 %77 = insertelement <4 x float> %76, float %6, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = insertelement <4 x float> undef, float %72, i32 0 %80 = insertelement <4 x float> %79, float %73, i32 1 %81 = insertelement <4 x float> %80, float %74, i32 2 %82 = insertelement <4 x float> %81, float 0.000000e+00, i32 3 %83 = call float @llvm.AMDGPU.dp4(<4 x float> %78, <4 x float> %82) %84 = call float @llvm.AMDGPU.load.const(i32 28) %85 = call float @llvm.AMDGPU.load.const(i32 32) %86 = call float @llvm.AMDGPU.load.const(i32 40) %87 = call float @llvm.AMDGPU.load.const(i32 36) %88 = call float @llvm.AMDIL.mad.(float %85, float %86, float %87) %89 = call float @llvm.AMDGPU.load.const(i32 33) %90 = call float @llvm.AMDGPU.load.const(i32 41) %91 = call float @llvm.AMDGPU.load.const(i32 37) %92 = call float @llvm.AMDIL.mad.(float %89, float %90, float %91) %93 = call float @llvm.AMDGPU.load.const(i32 34) %94 = call float @llvm.AMDGPU.load.const(i32 42) %95 = call float @llvm.AMDGPU.load.const(i32 38) %96 = call float @llvm.AMDIL.mad.(float %93, float %94, float %95) %97 = call float @llvm.AMDIL.clamp.(float %88, float 0.000000e+00, float 1.000000e+00) %98 = call float @llvm.AMDIL.clamp.(float %92, float 0.000000e+00, float 1.000000e+00) %99 = call float @llvm.AMDIL.clamp.(float %96, float 0.000000e+00, float 1.000000e+00) %100 = call float @llvm.AMDIL.clamp.(float %11, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %102 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDGPU.load.const(i32 56) %106 = call float @llvm.AMDGPU.mul(float %0, float %105) %107 = call float @llvm.AMDGPU.load.const(i32 57) %108 = call float @llvm.AMDGPU.mul(float %0, float %107) %109 = call float @llvm.AMDGPU.load.const(i32 58) %110 = call float @llvm.AMDGPU.mul(float %0, float %109) %111 = call float @llvm.AMDGPU.load.const(i32 59) %112 = call float @llvm.AMDGPU.mul(float %0, float %111) %113 = call float @llvm.AMDGPU.load.const(i32 60) %114 = call float @llvm.AMDIL.mad.(float %1, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 61) %116 = call float @llvm.AMDIL.mad.(float %1, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 62) %118 = call float @llvm.AMDIL.mad.(float %1, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 63) %120 = call float @llvm.AMDIL.mad.(float %1, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 64) %122 = call float @llvm.AMDIL.mad.(float %2, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 65) %124 = call float @llvm.AMDIL.mad.(float %2, float %123, float %116) %125 = call float @llvm.AMDGPU.load.const(i32 66) %126 = call float @llvm.AMDIL.mad.(float %2, float %125, float %118) %127 = call float @llvm.AMDGPU.load.const(i32 67) %128 = call float @llvm.AMDIL.mad.(float %2, float %127, float %120) %129 = call float @llvm.AMDGPU.load.const(i32 68) %130 = call float @llvm.AMDIL.mad.(float %3, float %129, float %122) %131 = call float @llvm.AMDGPU.load.const(i32 69) %132 = call float @llvm.AMDIL.mad.(float %3, float %131, float %124) %133 = call float @llvm.AMDGPU.load.const(i32 70) %134 = call float @llvm.AMDIL.mad.(float %3, float %133, float %126) %135 = call float @llvm.AMDGPU.load.const(i32 71) %136 = call float @llvm.AMDIL.mad.(float %3, float %135, float %128) %137 = insertelement <4 x float> undef, float %130, i32 0 %138 = insertelement <4 x float> %137, float %132, i32 1 %139 = insertelement <4 x float> %138, float %134, i32 2 %140 = insertelement <4 x float> %139, float 0.000000e+00, i32 3 %141 = insertelement <4 x float> undef, float %130, i32 0 %142 = insertelement <4 x float> %141, float %132, i32 1 %143 = insertelement <4 x float> %142, float %134, i32 2 %144 = insertelement <4 x float> %143, float 0.000000e+00, i32 3 %145 = call float @llvm.AMDGPU.dp4(<4 x float> %140, <4 x float> %144) %146 = call float @llvm.AMDIL.fabs.(float %145) %147 = call float @llvm.AMDGPU.rsq(float %146) %148 = call float @llvm.AMDGPU.mul(float %130, float %147) %149 = call float @llvm.AMDGPU.mul(float %132, float %147) %150 = call float @llvm.AMDGPU.mul(float %134, float %147) %151 = call float @llvm.AMDGPU.mul(float %136, float %147) %152 = call float @llvm.AMDGPU.load.const(i32 48) %153 = fsub float %152, %148 %154 = call float @llvm.AMDGPU.load.const(i32 49) %155 = fsub float %154, %149 %156 = call float @llvm.AMDGPU.load.const(i32 50) %157 = fsub float %156, %150 %158 = call float @llvm.AMDGPU.load.const(i32 51) %159 = fsub float %158, %151 %160 = insertelement <4 x float> undef, float %153, i32 0 %161 = insertelement <4 x float> %160, float %155, i32 1 %162 = insertelement <4 x float> %161, float %157, i32 2 %163 = insertelement <4 x float> %162, float 0.000000e+00, i32 3 %164 = insertelement <4 x float> undef, float %153, i32 0 %165 = insertelement <4 x float> %164, float %155, i32 1 %166 = insertelement <4 x float> %165, float %157, i32 2 %167 = insertelement <4 x float> %166, float 0.000000e+00, i32 3 %168 = call float @llvm.AMDGPU.dp4(<4 x float> %163, <4 x float> %167) %169 = call float @llvm.AMDIL.fabs.(float %168) %170 = call float @llvm.AMDGPU.rsq(float %169) %171 = call float @llvm.AMDGPU.mul(float %153, float %170) %172 = call float @llvm.AMDGPU.mul(float %155, float %170) %173 = call float @llvm.AMDGPU.mul(float %157, float %170) %174 = call float @llvm.AMDGPU.mul(float %159, float %170) %175 = call float @llvm.AMDGPU.load.const(i32 48) %176 = call float @llvm.AMDGPU.load.const(i32 49) %177 = call float @llvm.AMDGPU.load.const(i32 50) %178 = insertelement <4 x float> undef, float %59, i32 0 %179 = insertelement <4 x float> %178, float %71, i32 1 %180 = insertelement <4 x float> %179, float %83, i32 2 %181 = insertelement <4 x float> %180, float 0.000000e+00, i32 3 %182 = insertelement <4 x float> undef, float %175, i32 0 %183 = insertelement <4 x float> %182, float %176, i32 1 %184 = insertelement <4 x float> %183, float %177, i32 2 %185 = insertelement <4 x float> %184, float 0.000000e+00, i32 3 %186 = call float @llvm.AMDGPU.dp4(<4 x float> %181, <4 x float> %185) %187 = insertelement <4 x float> undef, float %59, i32 0 %188 = insertelement <4 x float> %187, float %71, i32 1 %189 = insertelement <4 x float> %188, float %83, i32 2 %190 = insertelement <4 x float> %189, float 0.000000e+00, i32 3 %191 = insertelement <4 x float> undef, float %171, i32 0 %192 = insertelement <4 x float> %191, float %172, i32 1 %193 = insertelement <4 x float> %192, float %173, i32 2 %194 = insertelement <4 x float> %193, float 0.000000e+00, i32 3 %195 = call float @llvm.AMDGPU.dp4(<4 x float> %190, <4 x float> %194) %196 = call float @llvm.AMDGPU.load.const(i32 76) %197 = call float @llvm.AMDGPU.mul(float %196, float %8) %198 = call float @llvm.AMDGPU.load.const(i32 77) %199 = call float @llvm.AMDGPU.mul(float %198, float %9) %200 = call float @llvm.AMDGPU.load.const(i32 78) %201 = call float @llvm.AMDGPU.mul(float %200, float %10) %202 = call float @llvm.AMDGPU.load.const(i32 79) %203 = call float @llvm.AMDGPU.mul(float %202, float %11) %204 = call float @llvm.AMDIL.max.(float %186, float 0.000000e+00) %205 = call float @llvm.AMDIL.max.(float %195, float 0.000000e+00) %206 = call float @llvm.pow.f32(float %205, float %84) %207 = fcmp ult float %186, 0.000000e+00 %208 = select i1 %207, float 0.000000e+00, float %206 %209 = call float @llvm.AMDGPU.load.const(i32 72) %210 = fadd float %209, %88 %211 = call float @llvm.AMDGPU.load.const(i32 73) %212 = fadd float %211, %92 %213 = call float @llvm.AMDGPU.load.const(i32 74) %214 = fadd float %213, %96 %215 = call float @llvm.AMDGPU.load.const(i32 75) %216 = fadd float %215, %11 %217 = call float @llvm.AMDIL.mad.(float %204, float %197, float %210) %218 = call float @llvm.AMDIL.mad.(float %204, float %199, float %212) %219 = call float @llvm.AMDIL.mad.(float %204, float %201, float %214) %220 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %221 = call float @llvm.AMDIL.clamp.(float %218, float 0.000000e+00, float 1.000000e+00) %222 = call float @llvm.AMDIL.clamp.(float %219, float 0.000000e+00, float 1.000000e+00) %223 = call float @llvm.AMDGPU.load.const(i32 80) %224 = call float @llvm.AMDIL.mad.(float %208, float %223, float 0.000000e+00) %225 = call float @llvm.AMDGPU.load.const(i32 81) %226 = call float @llvm.AMDIL.mad.(float %208, float %225, float 0.000000e+00) %227 = call float @llvm.AMDGPU.load.const(i32 82) %228 = call float @llvm.AMDIL.mad.(float %208, float %227, float 0.000000e+00) %229 = call float @llvm.AMDIL.clamp.(float %224, float 0.000000e+00, float 1.000000e+00) %230 = call float @llvm.AMDIL.clamp.(float %226, float 0.000000e+00, float 1.000000e+00) %231 = call float @llvm.AMDIL.clamp.(float %228, float 0.000000e+00, float 1.000000e+00) %232 = call float @llvm.AMDIL.fabs.(float %134) %233 = call float @llvm.AMDGPU.load.const(i32 84) %234 = call float @llvm.AMDGPU.mul(float %12, float %233) %235 = call float @llvm.AMDGPU.load.const(i32 85) %236 = call float @llvm.AMDGPU.mul(float %12, float %235) %237 = call float @llvm.AMDGPU.load.const(i32 86) %238 = call float @llvm.AMDGPU.mul(float %12, float %237) %239 = call float @llvm.AMDGPU.load.const(i32 87) %240 = call float @llvm.AMDGPU.mul(float %12, float %239) %241 = call float @llvm.AMDGPU.load.const(i32 88) %242 = call float @llvm.AMDIL.mad.(float %13, float %241, float %234) %243 = call float @llvm.AMDGPU.load.const(i32 89) %244 = call float @llvm.AMDIL.mad.(float %13, float %243, float %236) %245 = call float @llvm.AMDGPU.load.const(i32 90) %246 = call float @llvm.AMDIL.mad.(float %13, float %245, float %238) %247 = call float @llvm.AMDGPU.load.const(i32 91) %248 = call float @llvm.AMDIL.mad.(float %13, float %247, float %240) %249 = call float @llvm.AMDGPU.load.const(i32 92) %250 = call float @llvm.AMDIL.mad.(float %14, float %249, float %242) %251 = call float @llvm.AMDGPU.load.const(i32 93) %252 = call float @llvm.AMDIL.mad.(float %14, float %251, float %244) %253 = call float @llvm.AMDGPU.load.const(i32 94) %254 = call float @llvm.AMDIL.mad.(float %14, float %253, float %246) %255 = call float @llvm.AMDGPU.load.const(i32 95) %256 = call float @llvm.AMDIL.mad.(float %14, float %255, float %248) %257 = call float @llvm.AMDGPU.load.const(i32 96) %258 = call float @llvm.AMDIL.mad.(float %15, float %257, float %250) %259 = call float @llvm.AMDGPU.load.const(i32 97) %260 = call float @llvm.AMDIL.mad.(float %15, float %259, float %252) %261 = call float @llvm.AMDGPU.load.const(i32 98) %262 = call float @llvm.AMDIL.mad.(float %15, float %261, float %254) %263 = call float @llvm.AMDGPU.load.const(i32 99) %264 = call float @llvm.AMDIL.mad.(float %15, float %263, float %256) call void @llvm.AMDGPU.store.output(float %41, i32 4) call void @llvm.AMDGPU.store.output(float %43, i32 5) call void @llvm.AMDGPU.store.output(float %45, i32 6) call void @llvm.AMDGPU.store.output(float %47, i32 7) call void @llvm.AMDGPU.store.output(float %220, i32 8) call void @llvm.AMDGPU.store.output(float %221, i32 9) call void @llvm.AMDGPU.store.output(float %222, i32 10) call void @llvm.AMDGPU.store.output(float %100, i32 11) call void @llvm.AMDGPU.store.output(float %229, i32 12) call void @llvm.AMDGPU.store.output(float %230, i32 13) call void @llvm.AMDGPU.store.output(float %231, i32 14) call void @llvm.AMDGPU.store.output(float %104, i32 15) call void @llvm.AMDGPU.store.output(float %232, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %258, i32 20) call void @llvm.AMDGPU.store.output(float %260, i32 21) call void @llvm.AMDGPU.store.output(float %262, i32 22) call void @llvm.AMDGPU.store.output(float %264, i32 23) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T4_W in %vreg0, %T4_Z in %vreg1, %T4_Y in %vreg2, %T4_X in %vreg3, %T3_W in %vreg4, %T3_Z in %vreg5, %T3_Y in %vreg6, %T3_X in %vreg7, %T2_Z in %vreg8, %T2_Y in %vreg9, %T2_X in %vreg10, %T1_W in %vreg11, %T1_Z in %vreg12, %T1_Y in %vreg13, %T1_X in %vreg14 Function Live Outs: %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_X = MOV %T2_X, 0, pred:%noreg, %T6_XYZW %T5_W = MOV %T4_X, 0, pred:%noreg %T7_X = MOV %T4_Y, 0, pred:%noreg %T7_Y = MOV %T4_Z, 0, pred:%noreg %T7_Z = MOV %T4_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C14_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C15_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C16_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T1_X, %C14_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C16_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MUL %T1_X, %C14_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T8_X = MULADD_eg %T1_W, %C17_X, %T2_X, pred:%PRED_SEL_OFF, %T8_XYZW %T4_X = MULADD_eg %T1_Z, %C16_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C17_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C17_Z, %T4_X, pred:%PRED_SEL_OFF %T9_X = MOV %T8_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T8_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T8_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T8_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T2_X, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T4_X, 0, pred:%noreg, %T9_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T2_X = DOT4_eg %T9_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T9_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T9_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T9_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T4_W = MUL %T8_X, %T4_Y, pred:%PRED_SEL_OFF, %T8_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_W, 128, pred:%PRED_SEL_OFF %T8_X = ADD %C12_X, %T4_Y, pred:%PRED_SEL_OFF, %T8_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T2_W = ADD %C12_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T10_X = MOV %T8_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T8_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T8_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T8_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T2_W, 0, pred:%noreg, %T10_XYZW %T2_X = ADD %C12_Z, %T2_X, pred:%PRED_SEL_OFF %T10_Z = MOV %T2_X, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T9_X = MOV %C4_X, 0, pred:%noreg, %T9_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T4_X = DOT4_eg %T10_X, %T10_X, 40; flags: * %T4_Y = DOT4_eg %T10_Y, %T10_Y, 32; flags: * %T4_Z = DOT4_eg %T10_Z, %T10_Z, 40; flags: * %T4_W = DOT4_eg %T10_W, %T10_W, 8; flags: %T9_Y = MOV %C4_Y, 0, pred:%noreg, %T9_XYZW %T10_X = MOV %C5_X, 0, pred:%noreg, %T10_XYZW %T6_Y = MOV %T2_Y, 0, pred:%noreg, %T6_XYZW %T10_Y = MOV %C5_Y, 0, pred:%noreg, %T10_XYZW %T11_X = MOV %C6_X, 0, pred:%noreg, %T11_XYZW %T9_Z = MOV %C4_Z, 0, pred:%noreg, %T9_XYZW %T6_Z = MOV %T2_Z, 0, pred:%noreg, %T6_XYZW %T2_Y = MOV %T4_Y, 256, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T10_Z = MOV %C5_Z, 0, pred:%noreg, %T10_XYZW %T11_Y = MOV %C6_Y, 0, pred:%noreg, %T11_XYZW %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T8_X = MUL %T8_X, %T2_Z, pred:%PRED_SEL_OFF, %T8_XYZW, %T8_XYZW %T2_Y = MUL %T2_W, %T2_Z, pred:%PRED_SEL_OFF %T6_W = MOV %T4_Z, 0, pred:%noreg, %T6_XYZW BUNDLE %T9_X, %T9_Y, %T9_Z, %T9_W, %T6_X, %T9_X, %T6_Y, %T9_Y, %T6_Z, %T9_Z, %T6_W, %T9_W * %T9_X = DOT4_eg %T6_X, %T9_X, 32; flags: * %T9_Y = DOT4_eg %T6_Y, %T9_Y, 40; flags: * %T9_Z = DOT4_eg %T6_Z, %T9_Z, 40; flags: * %T9_W = DOT4_eg %T6_W, %T9_W, 8; flags: %T11_Z = MOV %C6_Z, 0, pred:%noreg, %T11_XYZW %T2_X = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T6_X, %T10_X, %T6_Y, %T10_Y, %T6_Z, %T10_Z, %T6_W, %T10_W * %T2_X = DOT4_eg %T6_X, %T10_X, 40; flags: * %T2_Y = DOT4_eg %T6_Y, %T10_Y, 40; flags: * %T2_Z = DOT4_eg %T6_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T6_W, %T10_W, 0; flags: %T4_Y = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T10_X = MOV %C12_X, 0, pred:%noreg, %T10_XYZW %T11_W = MOV %T4_Z, 0, pred:%noreg, %T11_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T6_X, %T11_X, %T6_Y, %T11_Y, %T6_Z, %T11_Z, %T6_W, %T11_W * %T2_X = DOT4_eg %T6_X, %T11_X, 40; flags: * %T2_Y = DOT4_eg %T6_Y, %T11_Y, 40; flags: * %T2_Z = DOT4_eg %T6_Z, %T11_Z, 32; flags: * %T2_W = DOT4_eg %T6_W, %T11_W, 8; flags: %T4_W = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T9_Y = MOV %T2_W, 0, pred:%noreg, %T9_XYZW %T8_Y = MOV %T2_Y, 0, pred:%noreg, %T8_XYZW %T2_Y = MULADD_eg %T1_Y, %C1_X, %T4_Y, pred:%PRED_SEL_OFF %T10_Y = MOV %C12_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %C12_Z, 0, pred:%noreg, %T10_XYZW %T2_W = MULADD_eg %T1_Y, %C1_Y, %T4_W, pred:%PRED_SEL_OFF %T9_Z = MOV %T2_Z, 0, pred:%noreg, %T9_XYZW %T8_Z = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T2_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_X, %T2_X, pred:%PRED_SEL_OFF %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T4_Y = MULADD_eg %T1_Z, %C2_Y, %T2_W, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T1_Y, %C1_Z, %T2_Z, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T8_X, %T9_Y, %T8_Y, %T9_Z, %T8_Z, %T9_W, %T8_W * %T2_X = DOT4_eg %T9_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T9_Y, %T8_Y, 32; flags: * %T2_Z = DOT4_eg %T9_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T8_W, 8; flags: %T2_W = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T9_X, %T10_X, %T9_Y, %T10_Y, %T9_Z, %T10_Z, %T9_W, %T10_W * %T2_X = DOT4_eg %T9_X, %T10_X, 40; flags: * %T2_Y = DOT4_eg %T9_Y, %T10_Y, 32; flags: * %T2_Z = DOT4_eg %T9_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T9_W, %T10_W, 8; flags: %T5_X = MULADD_eg %T1_Z, %C2_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T5_Y = MULADD_eg %C8_X, %C10_X, %C9_X, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_W, %C3_Y, %T4_Y, pred:%PRED_SEL_OFF %T1_X = MOV %T2_X, 0, pred:%noreg %T3_X = MUL %C19_X, %T3_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_Z, %T5_X, pred:%PRED_SEL_OFF %T4_Y = ADD %C18_X, %T5_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %T3_X, %T4_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_Z, %C2_W, %T4_W, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %C8_Y, %C10_Y, %C9_Y, pred:%PRED_SEL_OFF %T4_W = ADD %C18_Y, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %C8_Z, %C10_Z, %C9_Z, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T1_W, %C3_W, %T1_Z, pred:%PRED_SEL_OFF %T1_Z = MUL %C19_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T2_Z, %T1_Z, %T4_W, pred:%PRED_SEL_OFF %T2_W = LOG_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T1_Z = MOV %T2_X, 0, pred:%noreg %T2_X = MUL %C19_Z, %T3_Z, pred:%PRED_SEL_OFF %T2_W = MUL %C7_X, %T2_W, pred:%PRED_SEL_OFF %T3_Z = ADD %C18_Z, %T4_Y, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %T2_X, %T3_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_W = EXP_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T3_Z = CNDGE_eg %T2_Y, %T2_W, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Z, %C20_X, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T3_Z, %C20_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Z, %C20_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Y, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_Z = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MUL %T5_W, %C21_X, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T7_X, %C22_X, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg %T5_X = MULADD_eg %T7_Y, %C23_X, %T5_X, pred:%PRED_SEL_OFF %T5_Y = MUL %T5_W, %C21_Y, pred:%PRED_SEL_OFF %T5_Y = MULADD_eg %T7_X, %C22_Y, %T5_Y, pred:%PRED_SEL_OFF %T5_Y = MULADD_eg %T7_Y, %C23_Y, %T5_Y, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T7_Z, %C24_X, %T5_X, pred:%PRED_SEL_OFF %T5_Z = MUL %T5_W, %C21_Z, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T7_X, %C22_Z, %T5_Z, pred:%PRED_SEL_OFF %T5_Y = MULADD_eg %T7_Z, %C24_Y, %T5_Y, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T7_Y, %C23_Z, %T5_Z, pred:%PRED_SEL_OFF %T5_W = MUL %T5_W, %C21_W, pred:%PRED_SEL_OFF %T5_W = MULADD_eg %T7_X, %C22_W, %T5_W, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T7_Z, %C24_Z, %T5_Z, pred:%PRED_SEL_OFF %T5_W = MULADD_eg %T7_Y, %C23_W, %T5_W, pred:%PRED_SEL_OFF %T5_W = MULADD_eg %T7_Z, %C24_W, %T5_W, pred:%PRED_SEL_OFF RETURN %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 346 dw -- 12 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 80000006 ALU ADDR:12 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A0980000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:167 0012 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 00C80C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0021 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 8011C001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 8011E401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0026 00120801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:144 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 8091C001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 8091E401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0032 0111C001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00800090 INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 80920801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:144 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0036 0111E401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0038 80122C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 01068002 * INST:0x14 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0040 01120801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:144 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0042 80922C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0044 01122C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0046 00000408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00000808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 80000008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0059 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00812409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 01012809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0073 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 001FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 00480090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 001FE008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 801FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 80001CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 009FC08C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 01000010 INST:0x0 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0085 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00000408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 00000808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 019FC48C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 001FC88C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0097 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 80000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0101 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 0081440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0117 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0123 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 01600C90 INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 20400C91 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0133 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0139 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 001FE008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 01000090 INST:0x1 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 001FEC02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0145 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 00012006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0147 01205F10 INST:0xbe DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00812406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 21205F00 INST:0xbe DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 01012806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 41205F00 INST:0xbe DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 01812CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 61205F00 INST:0xbe DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 41600C90 * INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 01004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0159 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 00014006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00814406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 01014806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 60405F10 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0169 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 0000008C SRC0(SEL:140 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 00016006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00816406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 01016806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 40405F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0183 60800090 * INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0187 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 20428404 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0190 8000048C SRC0(SEL:140 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0191 21400C90 * INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 0000088C SRC0(SEL:140 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 60428C04 INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0196 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0197 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 00428402 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0200 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0203 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 004A80FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0206 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 208A8C02 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0208 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 01900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 00200090 INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 40428802 INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:2 NEG:0) 0216 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0217 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 00010009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00810409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 01010809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 81810CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0225 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 00014009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 00814409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 01014809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 01814C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:10 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 60400190 * INST:0x3 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 01104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 00A28802 INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:2 NEG:0) 0238 010080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 40400190 INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0241 60828001 * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:0 NEG:0) 0242 80114088 SRC0(SEL:136 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 20A28089 * INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:0 NEG:0) 0244 80906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0245 20228404 * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0246 80000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0247 00200C90 * INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 80006093 SRC0(SEL:147 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0249 00600090 * INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 00428005 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0252 8080A092 SRC0(SEL:146 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 80006802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0255 00628404 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0256 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0257 40228C04 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0258 80914488 SRC0(SEL:136 REL:0 CHAN:1 NEG:0) SRC1(SEL:138 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 20828489 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:1 NEG:0) 0260 80808492 SRC0(SEL:146 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 60800010 * INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 81114888 SRC0(SEL:136 REL:0 CHAN:2 NEG:0) SRC1(SEL:138 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0263 20828889 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:137 REL:0 CHAN:2 NEG:0) 0264 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 60228801 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0266 80806493 SRC0(SEL:147 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0267 40200090 * INST:0x1 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 81002802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:1 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20628C04 * INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0270 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0271 60404190 * INST:0x83 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0272 80000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 40200C90 * INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 81006893 SRC0(SEL:147 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 81804087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0277 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 80808892 SRC0(SEL:146 REL:0 CHAN:2 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0280 80004802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 40428803 * INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0282 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 60404090 * INST:0x81 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 81804402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 40636804 * INST:0x1b DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0288 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0291 C0400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0292 80128803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:148 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 00628804 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0294 80928803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:148 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0295 20628804 * INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0296 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0297 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0299 80600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 81128803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:148 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 40628804 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0302 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0303 A0600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0305 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0306 80000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 C0600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0308 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0309 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0310 80000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0311 00800C91 * INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 8012AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:149 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0313 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0314 8012C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0315 00A28404 * INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0316 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0317 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0318 8012E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0319 00A28005 * INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0320 8092AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:149 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0321 20A00090 * INST:0x1 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 8092C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0323 20A28405 * INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0324 8092E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0325 20A28405 * INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0326 80130807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0327 00A28005 * INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0328 8112AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:149 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0329 40A00090 * INST:0x1 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 8112C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0331 40A28805 * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0332 80930807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0333 20A28405 * INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0334 8112E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 40A28805 * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0336 8192AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:149 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0337 60A00090 * INST:0x1 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0338 8192C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0339 60A28C05 * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:3 NEG:0) 0340 81130807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0341 40A28805 * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0342 8192E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0343 60A28C05 * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:3 NEG:0) 0344 81930807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0345 60A28C05 * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:3 NEG:0) 0004 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0005 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0006 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0007 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0008 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0009 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0010 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0011 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL IN[3] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL CONST[0..8] DCL CONST[10..18] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[4], IN[0].xxxx, CONST[12] 13: MAD TEMP[4], IN[0].yyyy, CONST[13], TEMP[4] 14: MAD TEMP[4], IN[0].zzzz, CONST[14], TEMP[4] 15: MAD TEMP[4], IN[0].wwww, CONST[15], TEMP[4] 16: DP3 TEMP[5].x, TEMP[4], TEMP[4] 17: RSQ TEMP[5].x, TEMP[5] 18: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 19: SUB TEMP[5], CONST[10], TEMP[6] 20: DP3 TEMP[7].x, TEMP[5], TEMP[5] 21: RSQ TEMP[7].x, TEMP[7] 22: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 23: DP3 TEMP[1].x, TEMP[0], CONST[10] 24: DP3 TEMP[1].y, TEMP[0], TEMP[5] 25: LIT TEMP[8], TEMP[1] 26: ADD TEMP[2], CONST[16], TEMP[2] 27: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, CONST[17], TEMP[2] 28: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[18], TEMP[3] 29: ABS OUT[3].x, TEMP[4].zzzz 30: MOV OUT[3].yzw, IMM[0].xxxy 31: MOV OUT[4], IN[2] 32: MOV OUT[5], IN[3] 33: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.R600.load.input(i32 16) %13 = call float @llvm.R600.load.input(i32 17) %14 = call float @llvm.R600.load.input(i32 18) %15 = call float @llvm.R600.load.input(i32 19) %16 = call float @llvm.AMDGPU.load.const(i32 0) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 1) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 2) %21 = call float @llvm.AMDGPU.mul(float %0, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 3) %23 = call float @llvm.AMDGPU.mul(float %0, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 4) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 5) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 6) %29 = call float @llvm.AMDIL.mad.(float %1, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 7) %31 = call float @llvm.AMDIL.mad.(float %1, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 8) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 9) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 10) %37 = call float @llvm.AMDIL.mad.(float %2, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 11) %39 = call float @llvm.AMDIL.mad.(float %2, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 12) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 13) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 14) %45 = call float @llvm.AMDIL.mad.(float %3, float %44, float %37) %46 = call float @llvm.AMDGPU.load.const(i32 15) %47 = call float @llvm.AMDIL.mad.(float %3, float %46, float %39) %48 = call float @llvm.AMDGPU.load.const(i32 16) %49 = call float @llvm.AMDGPU.load.const(i32 17) %50 = call float @llvm.AMDGPU.load.const(i32 18) %51 = insertelement <4 x float> undef, float %4, i32 0 %52 = insertelement <4 x float> %51, float %5, i32 1 %53 = insertelement <4 x float> %52, float %6, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = insertelement <4 x float> undef, float %48, i32 0 %56 = insertelement <4 x float> %55, float %49, i32 1 %57 = insertelement <4 x float> %56, float %50, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = call float @llvm.AMDGPU.dp4(<4 x float> %54, <4 x float> %58) %60 = call float @llvm.AMDGPU.load.const(i32 20) %61 = call float @llvm.AMDGPU.load.const(i32 21) %62 = call float @llvm.AMDGPU.load.const(i32 22) %63 = insertelement <4 x float> undef, float %4, i32 0 %64 = insertelement <4 x float> %63, float %5, i32 1 %65 = insertelement <4 x float> %64, float %6, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = insertelement <4 x float> undef, float %60, i32 0 %68 = insertelement <4 x float> %67, float %61, i32 1 %69 = insertelement <4 x float> %68, float %62, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = call float @llvm.AMDGPU.dp4(<4 x float> %66, <4 x float> %70) %72 = call float @llvm.AMDGPU.load.const(i32 24) %73 = call float @llvm.AMDGPU.load.const(i32 25) %74 = call float @llvm.AMDGPU.load.const(i32 26) %75 = insertelement <4 x float> undef, float %4, i32 0 %76 = insertelement <4 x float> %75, float %5, i32 1 %77 = insertelement <4 x float> %76, float %6, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = insertelement <4 x float> undef, float %72, i32 0 %80 = insertelement <4 x float> %79, float %73, i32 1 %81 = insertelement <4 x float> %80, float %74, i32 2 %82 = insertelement <4 x float> %81, float 0.000000e+00, i32 3 %83 = call float @llvm.AMDGPU.dp4(<4 x float> %78, <4 x float> %82) %84 = call float @llvm.AMDGPU.load.const(i32 28) %85 = call float @llvm.AMDGPU.load.const(i32 32) %86 = call float @llvm.AMDGPU.load.const(i32 33) %87 = call float @llvm.AMDGPU.load.const(i32 34) %88 = call float @llvm.AMDGPU.load.const(i32 35) %89 = call float @llvm.AMDIL.clamp.(float %85, float 0.000000e+00, float 1.000000e+00) %90 = call float @llvm.AMDIL.clamp.(float %86, float 0.000000e+00, float 1.000000e+00) %91 = call float @llvm.AMDIL.clamp.(float %87, float 0.000000e+00, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float %88, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %94 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %95 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %96 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %97 = call float @llvm.AMDGPU.load.const(i32 48) %98 = call float @llvm.AMDGPU.mul(float %0, float %97) %99 = call float @llvm.AMDGPU.load.const(i32 49) %100 = call float @llvm.AMDGPU.mul(float %0, float %99) %101 = call float @llvm.AMDGPU.load.const(i32 50) %102 = call float @llvm.AMDGPU.mul(float %0, float %101) %103 = call float @llvm.AMDGPU.load.const(i32 51) %104 = call float @llvm.AMDGPU.mul(float %0, float %103) %105 = call float @llvm.AMDGPU.load.const(i32 52) %106 = call float @llvm.AMDIL.mad.(float %1, float %105, float %98) %107 = call float @llvm.AMDGPU.load.const(i32 53) %108 = call float @llvm.AMDIL.mad.(float %1, float %107, float %100) %109 = call float @llvm.AMDGPU.load.const(i32 54) %110 = call float @llvm.AMDIL.mad.(float %1, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 55) %112 = call float @llvm.AMDIL.mad.(float %1, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 56) %114 = call float @llvm.AMDIL.mad.(float %2, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 57) %116 = call float @llvm.AMDIL.mad.(float %2, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 58) %118 = call float @llvm.AMDIL.mad.(float %2, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 59) %120 = call float @llvm.AMDIL.mad.(float %2, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 60) %122 = call float @llvm.AMDIL.mad.(float %3, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 61) %124 = call float @llvm.AMDIL.mad.(float %3, float %123, float %116) %125 = call float @llvm.AMDGPU.load.const(i32 62) %126 = call float @llvm.AMDIL.mad.(float %3, float %125, float %118) %127 = call float @llvm.AMDGPU.load.const(i32 63) %128 = call float @llvm.AMDIL.mad.(float %3, float %127, float %120) %129 = insertelement <4 x float> undef, float %122, i32 0 %130 = insertelement <4 x float> %129, float %124, i32 1 %131 = insertelement <4 x float> %130, float %126, i32 2 %132 = insertelement <4 x float> %131, float 0.000000e+00, i32 3 %133 = insertelement <4 x float> undef, float %122, i32 0 %134 = insertelement <4 x float> %133, float %124, i32 1 %135 = insertelement <4 x float> %134, float %126, i32 2 %136 = insertelement <4 x float> %135, float 0.000000e+00, i32 3 %137 = call float @llvm.AMDGPU.dp4(<4 x float> %132, <4 x float> %136) %138 = call float @llvm.AMDIL.fabs.(float %137) %139 = call float @llvm.AMDGPU.rsq(float %138) %140 = call float @llvm.AMDGPU.mul(float %122, float %139) %141 = call float @llvm.AMDGPU.mul(float %124, float %139) %142 = call float @llvm.AMDGPU.mul(float %126, float %139) %143 = call float @llvm.AMDGPU.mul(float %128, float %139) %144 = call float @llvm.AMDGPU.load.const(i32 40) %145 = fsub float %144, %140 %146 = call float @llvm.AMDGPU.load.const(i32 41) %147 = fsub float %146, %141 %148 = call float @llvm.AMDGPU.load.const(i32 42) %149 = fsub float %148, %142 %150 = call float @llvm.AMDGPU.load.const(i32 43) %151 = fsub float %150, %143 %152 = insertelement <4 x float> undef, float %145, i32 0 %153 = insertelement <4 x float> %152, float %147, i32 1 %154 = insertelement <4 x float> %153, float %149, i32 2 %155 = insertelement <4 x float> %154, float 0.000000e+00, i32 3 %156 = insertelement <4 x float> undef, float %145, i32 0 %157 = insertelement <4 x float> %156, float %147, i32 1 %158 = insertelement <4 x float> %157, float %149, i32 2 %159 = insertelement <4 x float> %158, float 0.000000e+00, i32 3 %160 = call float @llvm.AMDGPU.dp4(<4 x float> %155, <4 x float> %159) %161 = call float @llvm.AMDIL.fabs.(float %160) %162 = call float @llvm.AMDGPU.rsq(float %161) %163 = call float @llvm.AMDGPU.mul(float %145, float %162) %164 = call float @llvm.AMDGPU.mul(float %147, float %162) %165 = call float @llvm.AMDGPU.mul(float %149, float %162) %166 = call float @llvm.AMDGPU.mul(float %151, float %162) %167 = call float @llvm.AMDGPU.load.const(i32 40) %168 = call float @llvm.AMDGPU.load.const(i32 41) %169 = call float @llvm.AMDGPU.load.const(i32 42) %170 = insertelement <4 x float> undef, float %59, i32 0 %171 = insertelement <4 x float> %170, float %71, i32 1 %172 = insertelement <4 x float> %171, float %83, i32 2 %173 = insertelement <4 x float> %172, float 0.000000e+00, i32 3 %174 = insertelement <4 x float> undef, float %167, i32 0 %175 = insertelement <4 x float> %174, float %168, i32 1 %176 = insertelement <4 x float> %175, float %169, i32 2 %177 = insertelement <4 x float> %176, float 0.000000e+00, i32 3 %178 = call float @llvm.AMDGPU.dp4(<4 x float> %173, <4 x float> %177) %179 = insertelement <4 x float> undef, float %59, i32 0 %180 = insertelement <4 x float> %179, float %71, i32 1 %181 = insertelement <4 x float> %180, float %83, i32 2 %182 = insertelement <4 x float> %181, float 0.000000e+00, i32 3 %183 = insertelement <4 x float> undef, float %163, i32 0 %184 = insertelement <4 x float> %183, float %164, i32 1 %185 = insertelement <4 x float> %184, float %165, i32 2 %186 = insertelement <4 x float> %185, float 0.000000e+00, i32 3 %187 = call float @llvm.AMDGPU.dp4(<4 x float> %182, <4 x float> %186) %188 = call float @llvm.AMDIL.max.(float %178, float 0.000000e+00) %189 = call float @llvm.AMDIL.max.(float %187, float 0.000000e+00) %190 = call float @llvm.pow.f32(float %189, float %84) %191 = fcmp ult float %178, 0.000000e+00 %192 = select i1 %191, float 0.000000e+00, float %190 %193 = call float @llvm.AMDGPU.load.const(i32 64) %194 = fadd float %193, %85 %195 = call float @llvm.AMDGPU.load.const(i32 65) %196 = fadd float %195, %86 %197 = call float @llvm.AMDGPU.load.const(i32 66) %198 = fadd float %197, %87 %199 = call float @llvm.AMDGPU.load.const(i32 67) %200 = fadd float %199, %88 %201 = call float @llvm.AMDGPU.load.const(i32 68) %202 = call float @llvm.AMDIL.mad.(float %188, float %201, float %194) %203 = call float @llvm.AMDGPU.load.const(i32 69) %204 = call float @llvm.AMDIL.mad.(float %188, float %203, float %196) %205 = call float @llvm.AMDGPU.load.const(i32 70) %206 = call float @llvm.AMDIL.mad.(float %188, float %205, float %198) %207 = call float @llvm.AMDIL.clamp.(float %202, float 0.000000e+00, float 1.000000e+00) %208 = call float @llvm.AMDIL.clamp.(float %204, float 0.000000e+00, float 1.000000e+00) %209 = call float @llvm.AMDIL.clamp.(float %206, float 0.000000e+00, float 1.000000e+00) %210 = call float @llvm.AMDGPU.load.const(i32 72) %211 = call float @llvm.AMDIL.mad.(float %192, float %210, float 0.000000e+00) %212 = call float @llvm.AMDGPU.load.const(i32 73) %213 = call float @llvm.AMDIL.mad.(float %192, float %212, float 0.000000e+00) %214 = call float @llvm.AMDGPU.load.const(i32 74) %215 = call float @llvm.AMDIL.mad.(float %192, float %214, float 0.000000e+00) %216 = call float @llvm.AMDIL.clamp.(float %211, float 0.000000e+00, float 1.000000e+00) %217 = call float @llvm.AMDIL.clamp.(float %213, float 0.000000e+00, float 1.000000e+00) %218 = call float @llvm.AMDIL.clamp.(float %215, float 0.000000e+00, float 1.000000e+00) %219 = call float @llvm.AMDIL.fabs.(float %126) call void @llvm.AMDGPU.store.output(float %41, i32 4) call void @llvm.AMDGPU.store.output(float %43, i32 5) call void @llvm.AMDGPU.store.output(float %45, i32 6) call void @llvm.AMDGPU.store.output(float %47, i32 7) call void @llvm.AMDGPU.store.output(float %207, i32 8) call void @llvm.AMDGPU.store.output(float %208, i32 9) call void @llvm.AMDGPU.store.output(float %209, i32 10) call void @llvm.AMDGPU.store.output(float %92, i32 11) call void @llvm.AMDGPU.store.output(float %216, i32 12) call void @llvm.AMDGPU.store.output(float %217, i32 13) call void @llvm.AMDGPU.store.output(float %218, i32 14) call void @llvm.AMDGPU.store.output(float %96, i32 15) call void @llvm.AMDGPU.store.output(float %219, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) call void @llvm.AMDGPU.store.output(float %12, i32 24) call void @llvm.AMDGPU.store.output(float %13, i32 25) call void @llvm.AMDGPU.store.output(float %14, i32 26) call void @llvm.AMDGPU.store.output(float %15, i32 27) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T4_W in %vreg0, %T4_Z in %vreg1, %T4_Y in %vreg2, %T4_X in %vreg3, %T3_W in %vreg4, %T3_Z in %vreg5, %T3_Y in %vreg6, %T3_X in %vreg7, %T2_Z in %vreg8, %T2_Y in %vreg9, %T2_X in %vreg10, %T1_W in %vreg11, %T1_Z in %vreg12, %T1_Y in %vreg13, %T1_X in %vreg14 Function Live Outs: %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T7_X = MOV %T2_X, 0, pred:%noreg, %T7_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T6_X = MOV %T4_X, 0, pred:%noreg %T6_Y = MOV %T4_Y, 0, pred:%noreg %T6_Z = MOV %T4_Z, 0, pred:%noreg %T6_W = MOV %T4_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T1_X, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T1_X, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T1_Z, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T8_X = MOV %T3_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T3_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T3_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T3_W, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T4_X, 0, pred:%noreg, %T8_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T8_Y, %T8_Z, %T8_W * %T2_X = DOT4_eg %T8_X, %T8_X, 40; flags: * %T2_Y = DOT4_eg %T8_Y, %T8_Y, 40; flags: * %T2_Z = DOT4_eg %T8_Z, %T8_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T8_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T4_Y, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 128, pred:%PRED_SEL_OFF %T3_X = ADD %C10_X, %T3_X, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T2_W = ADD %C10_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T9_X = MOV %T3_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T3_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T3_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T2_W, 0, pred:%noreg, %T9_XYZW %T2_X = ADD %C10_Z, %T2_X, pred:%PRED_SEL_OFF %T9_Z = MOV %T2_X, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T8_X = MOV %C4_X, 0, pred:%noreg, %T8_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T4_X = DOT4_eg %T9_X, %T9_X, 40; flags: * %T4_Y = DOT4_eg %T9_Y, %T9_Y, 32; flags: * %T4_Z = DOT4_eg %T9_Z, %T9_Z, 40; flags: * %T4_W = DOT4_eg %T9_W, %T9_W, 8; flags: %T8_Y = MOV %C4_Y, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %C5_X, 0, pred:%noreg, %T9_XYZW %T7_Y = MOV %T2_Y, 0, pred:%noreg, %T7_XYZW %T9_Y = MOV %C5_Y, 0, pred:%noreg, %T9_XYZW %T10_X = MOV %C6_X, 0, pred:%noreg, %T10_XYZW %T8_Z = MOV %C4_Z, 0, pred:%noreg, %T8_XYZW %T7_Z = MOV %T2_Z, 0, pred:%noreg, %T7_XYZW %T2_Y = MOV %T4_Y, 256, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T9_Z = MOV %C5_Z, 0, pred:%noreg, %T9_XYZW %T10_Y = MOV %C6_Y, 0, pred:%noreg, %T10_XYZW %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T2_Z, pred:%PRED_SEL_OFF, %T3_XYZW, %T3_XYZW %T2_Y = MUL %T2_W, %T2_Z, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T7_X, %T8_X, %T7_Y, %T8_Y, %T7_Z, %T8_Z, %T7_W, %T8_W * %T8_X = DOT4_eg %T7_X, %T8_X, 32; flags: * %T8_Y = DOT4_eg %T7_Y, %T8_Y, 40; flags: * %T8_Z = DOT4_eg %T7_Z, %T8_Z, 40; flags: * %T8_W = DOT4_eg %T7_W, %T8_W, 8; flags: %T10_Z = MOV %C6_Z, 0, pred:%noreg, %T10_XYZW %T2_X = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T9_X, %T7_Y, %T9_Y, %T7_Z, %T9_Z, %T7_W, %T9_W * %T2_X = DOT4_eg %T7_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T7_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T7_W, %T9_W, 0; flags: %T4_Y = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T9_X = MOV %C10_X, 0, pred:%noreg, %T9_XYZW %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T7_X, %T10_X, %T7_Y, %T10_Y, %T7_Z, %T10_Z, %T7_W, %T10_W * %T2_X = DOT4_eg %T7_X, %T10_X, 40; flags: * %T2_Y = DOT4_eg %T7_Y, %T10_Y, 40; flags: * %T2_Z = DOT4_eg %T7_Z, %T10_Z, 32; flags: * %T2_W = DOT4_eg %T7_W, %T10_W, 8; flags: %T4_W = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T8_Y = MOV %T2_W, 0, pred:%noreg, %T8_XYZW %T3_Y = MOV %T2_Y, 0, pred:%noreg, %T3_XYZW %T2_Y = MULADD_eg %T1_Y, %C1_X, %T4_Y, pred:%PRED_SEL_OFF %T9_Y = MOV %C10_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %C10_Z, 0, pred:%noreg, %T9_XYZW %T2_W = MULADD_eg %T1_Y, %C1_Y, %T4_W, pred:%PRED_SEL_OFF %T8_Z = MOV %T2_Z, 0, pred:%noreg, %T8_XYZW %T3_Z = MOV %T2_X, 0, pred:%noreg, %T3_XYZW %T2_Z = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_X, %T2_X, pred:%PRED_SEL_OFF %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T4_Y = MULADD_eg %T1_Z, %C2_Y, %T2_W, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T1_Y, %C1_Z, %T2_Z, pred:%PRED_SEL_OFF %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T3_X, %T8_Y, %T3_Y, %T8_Z, %T3_Z, %T8_W, %T3_W * %T2_X = DOT4_eg %T8_X, %T3_X, 40; flags: * %T2_Y = DOT4_eg %T8_Y, %T3_Y, 32; flags: * %T2_Z = DOT4_eg %T8_Z, %T3_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T3_W, 8; flags: %T2_W = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T8_X, %T9_X, %T8_Y, %T9_Y, %T8_Z, %T9_Z, %T8_W, %T9_W * %T2_X = DOT4_eg %T8_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T8_Y, %T9_Y, 32; flags: * %T2_Z = DOT4_eg %T8_Z, %T9_Z, 40; flags: * %T2_W = DOT4_eg %T8_W, %T9_W, 8; flags: %T3_X = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_W, %C3_Y, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T1_Z, %C2_Z, %T4_W, pred:%PRED_SEL_OFF %T1_X = MOV %T2_X, 0, pred:%noreg %T3_X = MULADD_eg %T1_Z, %C2_W, %T3_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_W, %C3_Z, %T3_Y, pred:%PRED_SEL_OFF %T2_X = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T2_W = LOG_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T2_Z, %C17_X, %T2_X, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T1_W, %C3_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %C17_Y, %T3_X, pred:%PRED_SEL_OFF %T2_W = MUL %C7_X, %T2_W, pred:%PRED_SEL_OFF %T3_Y = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %C17_Z, %T3_Y, pred:%PRED_SEL_OFF %T2_W = EXP_IEEE_eg %T2_W, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T2_W, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 310 dw -- 11 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000007 ALU ADDR:14 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0014 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 80118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 8011A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 004280FF * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0036 0011C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0038 80918001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 8091A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0042 01118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 8091C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0046 0111A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 8011EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0050 0111C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0052 8091EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0054 0111EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0056 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00010008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 00810408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 01010808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 801FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0097 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 019FC48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 001FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0111 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0117 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00812409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0127 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0133 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 20400C91 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0143 40E00C90 * INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0147 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0149 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 001FEC02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 00010007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 01005F10 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 00810407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 21005F00 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 01010807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 01810CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 61005F00 INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0165 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 01004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0169 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 00012007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 00812407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 01012807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 019FCC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 60405F10 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0179 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 0000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0183 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 00014007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 00814407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 01014807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 40405F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 019FCC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 80900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 60800090 * INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0197 20600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 20428404 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0200 8000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0201 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 0000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 00902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 60428C04 INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0206 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0207 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 00428402 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0210 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0211 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0213 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 004A80FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0216 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 208A8C02 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0218 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 01900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 00200090 INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 60868802 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:2 NEG:0) 0224 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0225 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 00006008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00806408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 01006808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 81806CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 00012008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 00812408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 01012808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 01812C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0243 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0245 60400190 * INST:0x3 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 01902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 00628001 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:0 NEG:0) 0248 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 20228404 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0250 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 81104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 20628C04 * INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0004 8000007F ALU ADDR:254 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A06C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:28 0254 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00200C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 01106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40228403 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:1 NEG:0) 0258 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 00668003 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0260 00110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0263 60404190 * INST:0x83 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 00122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0265 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0266 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0267 60228003 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0268 80910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 00600010 * INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 00922802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 006280FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0272 81804087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0275 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0277 20600010 * INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 01122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0279 404284FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0280 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 60404090 * INST:0x81 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0282 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0283 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0284 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0285 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0289 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0290 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0292 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0294 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0295 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0297 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 01124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0299 60628804 INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0300 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0302 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0303 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0305 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0306 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0307 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0308 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0309 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95210688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:2 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL IN[2], GENERIC[0], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL 0: TXP TEMP[0], IN[2].xyyw, SAMP[0], 2D 1: MUL TEMP[0], TEMP[0], IN[0] 2: MOV TEMP[1].w, TEMP[0].wwww 3: ADD TEMP[1].xyz, TEMP[0].xyzz, IN[1].xyzz 4: MOV_SAT OUT[0], TEMP[1] 5: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.R600.load.input(i32 16) %9 = call float @llvm.R600.load.input(i32 17) %10 = call float @llvm.R600.load.input(i32 18) %11 = call float @llvm.R600.load.input(i32 19) %12 = call float @llvm.AMDGPU.div(float %8, float %11) %13 = call float @llvm.AMDGPU.div(float %9, float %11) %14 = call float @llvm.AMDGPU.div(float %9, float %11) %15 = insertelement <4 x float> undef, float %12, i32 0 %16 = insertelement <4 x float> %15, float %13, i32 1 %17 = insertelement <4 x float> %16, float %14, i32 2 %18 = insertelement <4 x float> %17, float 1.000000e+00, i32 3 %19 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %18, i32 0, i32 2) %20 = extractelement <4 x float> %19, i32 0 %21 = extractelement <4 x float> %19, i32 1 %22 = extractelement <4 x float> %19, i32 2 %23 = extractelement <4 x float> %19, i32 3 %24 = call float @llvm.AMDGPU.mul(float %20, float %0) %25 = call float @llvm.AMDGPU.mul(float %21, float %1) %26 = call float @llvm.AMDGPU.mul(float %22, float %2) %27 = call float @llvm.AMDGPU.mul(float %23, float %3) %28 = fadd float %24, %4 %29 = fadd float %25, %5 %30 = fadd float %26, %6 %31 = call float @llvm.AMDIL.clamp.(float %28, float 0.000000e+00, float 1.000000e+00) %32 = call float @llvm.AMDIL.clamp.(float %29, float 0.000000e+00, float 1.000000e+00) %33 = call float @llvm.AMDIL.clamp.(float %30, float 0.000000e+00, float 1.000000e+00) %34 = call float @llvm.AMDIL.clamp.(float %27, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %31, i32 8) call void @llvm.AMDGPU.store.output(float %32, i32 9) call void @llvm.AMDGPU.store.output(float %33, i32 10) call void @llvm.AMDGPU.store.output(float %34, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T4_W in %vreg0, %T4_Y in %vreg1, %T4_X in %vreg2, %T3_Z in %vreg3, %T3_Y in %vreg4, %T3_X in %vreg5, %T2_W in %vreg6, %T2_Z in %vreg7, %T2_Y in %vreg8, %T2_X in %vreg9 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T4_W %T4_Y %T4_X %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T3_W = RECIP_IEEE_eg %T4_W, pred:%PRED_SEL_OFF %T5_X = MUL %T4_X, %T3_W, pred:%PRED_SEL_OFF, %T5_XYZW %T3_W = MUL %T4_Y, %T3_W, pred:%PRED_SEL_OFF %T5_Y = MOV %T3_W, 0, pred:%noreg, %T5_XYZW %T5_Z = MOV %T3_W, 0, pred:%noreg, %T5_XYZW %T3_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T5_W = MOV %T3_W, 0, pred:%noreg, %T5_XYZW %T4_XYZW = TEX_SAMPLE %T5_XYZW, 0, 2 %T2_X = MUL %T4_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = ADD %T2_X, %T3_X, pred:%PRED_SEL_OFF %T2_Y = MUL %T4_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = ADD %T2_Y, %T3_Y, pred:%PRED_SEL_OFF %T2_Z = MUL %T4_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %T3_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T4_W, %T2_W, pred:%PRED_SEL_OFF, %T4_XYZW %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 98 dw -- 6 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0780000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:31 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 40946B90 INST:0xd7 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0047 60946B90 * INST:0xd7 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 00946B10 INST:0xd6 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 20946B10 INST:0xd6 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0057 60604310 * INST:0x86 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 001FE0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 00A00090 INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 801FE4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0067 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000024 TEX/VTX ADDR:72 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0072 00050210 INST:0x10 RESOURCE_ID:2 SRC(GPR:5 REL:0) 0073 F00D1004 DST(GPR:4 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0074 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0075 00000000 0004 00000026 ALU ADDR:76 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0280000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:11 0076 80004004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0077 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 000060FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 80804404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 008064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 20400010 INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 81004804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0085 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 010068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 40400010 INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 81804C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0093 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], GENERIC[0] DCL CONST[0..8] DCL CONST[10..13] DCL CONST[15..18] DCL TEMP[0..6] IMM FLT32 { 0.0000, 1.0000, 0.5000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: DP3 TEMP[1].x, TEMP[0], TEMP[0] 8: RSQ TEMP[1].x, TEMP[1] 9: MUL TEMP[0], TEMP[0], TEMP[1].xxxx 10: MOV TEMP[2].w, CONST[7].xxxx 11: MOV TEMP[3], CONST[8] 12: MOV TEMP[4], IMM[0].xxxy 13: MOV_SAT OUT[1], TEMP[3] 14: MOV_SAT OUT[2], TEMP[4] 15: MUL TEMP[2], IN[0].xxxx, CONST[10] 16: MAD TEMP[2], IN[0].yyyy, CONST[11], TEMP[2] 17: MAD TEMP[2], IN[0].zzzz, CONST[12], TEMP[2] 18: MAD TEMP[2], IN[0].wwww, CONST[13], TEMP[2] 19: DP3 TEMP[4].x, TEMP[2], TEMP[2] 20: RSQ TEMP[4].x, TEMP[4] 21: MUL TEMP[3], TEMP[2], TEMP[4].xxxx 22: DP3 TEMP[4], TEMP[0], TEMP[3] 23: ADD TEMP[4], TEMP[4], TEMP[4] 24: MAD TEMP[5], -TEMP[4], TEMP[0], TEMP[3] 25: ADD TEMP[4], TEMP[5], IMM[0].xxyx 26: DP3 TEMP[4], TEMP[4], TEMP[4] 27: RSQ TEMP[4], TEMP[4] 28: MUL TEMP[6], TEMP[4], IMM[0].zzzz 29: MAD TEMP[1].xy, TEMP[5], TEMP[6], IMM[0].zzzz 30: MOV TEMP[1].zw, IN[2] 31: MUL TEMP[4], TEMP[1].xxxx, CONST[15] 32: MAD TEMP[4], TEMP[1].yyyy, CONST[16], TEMP[4] 33: MAD TEMP[4], TEMP[1].zzzz, CONST[17], TEMP[4] 34: MAD OUT[3], TEMP[1].wwww, CONST[18], TEMP[4] 35: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = insertelement <4 x float> undef, float %55, i32 0 %81 = insertelement <4 x float> %80, float %67, i32 1 %82 = insertelement <4 x float> %81, float %79, i32 2 %83 = insertelement <4 x float> %82, float 0.000000e+00, i32 3 %84 = insertelement <4 x float> undef, float %55, i32 0 %85 = insertelement <4 x float> %84, float %67, i32 1 %86 = insertelement <4 x float> %85, float %79, i32 2 %87 = insertelement <4 x float> %86, float 0.000000e+00, i32 3 %88 = call float @llvm.AMDGPU.dp4(<4 x float> %83, <4 x float> %87) %89 = call float @llvm.AMDIL.fabs.(float %88) %90 = call float @llvm.AMDGPU.rsq(float %89) %91 = call float @llvm.AMDGPU.mul(float %55, float %90) %92 = call float @llvm.AMDGPU.mul(float %67, float %90) %93 = call float @llvm.AMDGPU.mul(float %79, float %90) %94 = call float @llvm.AMDGPU.mul(float %35, float %90) %95 = call float @llvm.AMDGPU.load.const(i32 28) %96 = call float @llvm.AMDGPU.load.const(i32 32) %97 = call float @llvm.AMDGPU.load.const(i32 33) %98 = call float @llvm.AMDGPU.load.const(i32 34) %99 = call float @llvm.AMDGPU.load.const(i32 35) %100 = call float @llvm.AMDIL.clamp.(float %96, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDIL.clamp.(float %97, float 0.000000e+00, float 1.000000e+00) %102 = call float @llvm.AMDIL.clamp.(float %98, float 0.000000e+00, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float %99, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %106 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %107 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %108 = call float @llvm.AMDGPU.load.const(i32 40) %109 = call float @llvm.AMDGPU.mul(float %0, float %108) %110 = call float @llvm.AMDGPU.load.const(i32 41) %111 = call float @llvm.AMDGPU.mul(float %0, float %110) %112 = call float @llvm.AMDGPU.load.const(i32 42) %113 = call float @llvm.AMDGPU.mul(float %0, float %112) %114 = call float @llvm.AMDGPU.load.const(i32 43) %115 = call float @llvm.AMDGPU.mul(float %0, float %114) %116 = call float @llvm.AMDGPU.load.const(i32 44) %117 = call float @llvm.AMDIL.mad.(float %1, float %116, float %109) %118 = call float @llvm.AMDGPU.load.const(i32 45) %119 = call float @llvm.AMDIL.mad.(float %1, float %118, float %111) %120 = call float @llvm.AMDGPU.load.const(i32 46) %121 = call float @llvm.AMDIL.mad.(float %1, float %120, float %113) %122 = call float @llvm.AMDGPU.load.const(i32 47) %123 = call float @llvm.AMDIL.mad.(float %1, float %122, float %115) %124 = call float @llvm.AMDGPU.load.const(i32 48) %125 = call float @llvm.AMDIL.mad.(float %2, float %124, float %117) %126 = call float @llvm.AMDGPU.load.const(i32 49) %127 = call float @llvm.AMDIL.mad.(float %2, float %126, float %119) %128 = call float @llvm.AMDGPU.load.const(i32 50) %129 = call float @llvm.AMDIL.mad.(float %2, float %128, float %121) %130 = call float @llvm.AMDGPU.load.const(i32 51) %131 = call float @llvm.AMDIL.mad.(float %2, float %130, float %123) %132 = call float @llvm.AMDGPU.load.const(i32 52) %133 = call float @llvm.AMDIL.mad.(float %3, float %132, float %125) %134 = call float @llvm.AMDGPU.load.const(i32 53) %135 = call float @llvm.AMDIL.mad.(float %3, float %134, float %127) %136 = call float @llvm.AMDGPU.load.const(i32 54) %137 = call float @llvm.AMDIL.mad.(float %3, float %136, float %129) %138 = call float @llvm.AMDGPU.load.const(i32 55) %139 = call float @llvm.AMDIL.mad.(float %3, float %138, float %131) %140 = insertelement <4 x float> undef, float %133, i32 0 %141 = insertelement <4 x float> %140, float %135, i32 1 %142 = insertelement <4 x float> %141, float %137, i32 2 %143 = insertelement <4 x float> %142, float 0.000000e+00, i32 3 %144 = insertelement <4 x float> undef, float %133, i32 0 %145 = insertelement <4 x float> %144, float %135, i32 1 %146 = insertelement <4 x float> %145, float %137, i32 2 %147 = insertelement <4 x float> %146, float 0.000000e+00, i32 3 %148 = call float @llvm.AMDGPU.dp4(<4 x float> %143, <4 x float> %147) %149 = call float @llvm.AMDIL.fabs.(float %148) %150 = call float @llvm.AMDGPU.rsq(float %149) %151 = call float @llvm.AMDGPU.mul(float %133, float %150) %152 = call float @llvm.AMDGPU.mul(float %135, float %150) %153 = call float @llvm.AMDGPU.mul(float %137, float %150) %154 = call float @llvm.AMDGPU.mul(float %139, float %150) %155 = insertelement <4 x float> undef, float %91, i32 0 %156 = insertelement <4 x float> %155, float %92, i32 1 %157 = insertelement <4 x float> %156, float %93, i32 2 %158 = insertelement <4 x float> %157, float 0.000000e+00, i32 3 %159 = insertelement <4 x float> undef, float %151, i32 0 %160 = insertelement <4 x float> %159, float %152, i32 1 %161 = insertelement <4 x float> %160, float %153, i32 2 %162 = insertelement <4 x float> %161, float 0.000000e+00, i32 3 %163 = call float @llvm.AMDGPU.dp4(<4 x float> %158, <4 x float> %162) %164 = fadd float %163, %163 %165 = fadd float %163, %163 %166 = fadd float %163, %163 %167 = fadd float %163, %163 %168 = fsub float -0.000000e+00, %164 %169 = call float @llvm.AMDIL.mad.(float %168, float %91, float %151) %170 = fsub float -0.000000e+00, %165 %171 = call float @llvm.AMDIL.mad.(float %170, float %92, float %152) %172 = fsub float -0.000000e+00, %166 %173 = call float @llvm.AMDIL.mad.(float %172, float %93, float %153) %174 = fsub float -0.000000e+00, %167 %175 = call float @llvm.AMDIL.mad.(float %174, float %94, float %154) %176 = fadd float %169, 0.000000e+00 %177 = fadd float %171, 0.000000e+00 %178 = fadd float %173, 1.000000e+00 %179 = fadd float %175, 0.000000e+00 %180 = insertelement <4 x float> undef, float %176, i32 0 %181 = insertelement <4 x float> %180, float %177, i32 1 %182 = insertelement <4 x float> %181, float %178, i32 2 %183 = insertelement <4 x float> %182, float 0.000000e+00, i32 3 %184 = insertelement <4 x float> undef, float %176, i32 0 %185 = insertelement <4 x float> %184, float %177, i32 1 %186 = insertelement <4 x float> %185, float %178, i32 2 %187 = insertelement <4 x float> %186, float 0.000000e+00, i32 3 %188 = call float @llvm.AMDGPU.dp4(<4 x float> %183, <4 x float> %187) %189 = call float @llvm.AMDIL.fabs.(float %188) %190 = call float @llvm.AMDGPU.rsq(float %189) %191 = call float @llvm.AMDGPU.mul(float %190, float 5.000000e-01) %192 = call float @llvm.AMDGPU.mul(float %190, float 5.000000e-01) %193 = call float @llvm.AMDGPU.mul(float %190, float 5.000000e-01) %194 = call float @llvm.AMDGPU.mul(float %190, float 5.000000e-01) %195 = call float @llvm.AMDIL.mad.(float %169, float %191, float 5.000000e-01) %196 = call float @llvm.AMDIL.mad.(float %171, float %192, float 5.000000e-01) %197 = call float @llvm.AMDGPU.load.const(i32 60) %198 = call float @llvm.AMDGPU.mul(float %195, float %197) %199 = call float @llvm.AMDGPU.load.const(i32 61) %200 = call float @llvm.AMDGPU.mul(float %195, float %199) %201 = call float @llvm.AMDGPU.load.const(i32 62) %202 = call float @llvm.AMDGPU.mul(float %195, float %201) %203 = call float @llvm.AMDGPU.load.const(i32 63) %204 = call float @llvm.AMDGPU.mul(float %195, float %203) %205 = call float @llvm.AMDGPU.load.const(i32 64) %206 = call float @llvm.AMDIL.mad.(float %196, float %205, float %198) %207 = call float @llvm.AMDGPU.load.const(i32 65) %208 = call float @llvm.AMDIL.mad.(float %196, float %207, float %200) %209 = call float @llvm.AMDGPU.load.const(i32 66) %210 = call float @llvm.AMDIL.mad.(float %196, float %209, float %202) %211 = call float @llvm.AMDGPU.load.const(i32 67) %212 = call float @llvm.AMDIL.mad.(float %196, float %211, float %204) %213 = call float @llvm.AMDGPU.load.const(i32 68) %214 = call float @llvm.AMDIL.mad.(float %10, float %213, float %206) %215 = call float @llvm.AMDGPU.load.const(i32 69) %216 = call float @llvm.AMDIL.mad.(float %10, float %215, float %208) %217 = call float @llvm.AMDGPU.load.const(i32 70) %218 = call float @llvm.AMDIL.mad.(float %10, float %217, float %210) %219 = call float @llvm.AMDGPU.load.const(i32 71) %220 = call float @llvm.AMDIL.mad.(float %10, float %219, float %212) %221 = call float @llvm.AMDGPU.load.const(i32 72) %222 = call float @llvm.AMDIL.mad.(float %11, float %221, float %214) %223 = call float @llvm.AMDGPU.load.const(i32 73) %224 = call float @llvm.AMDIL.mad.(float %11, float %223, float %216) %225 = call float @llvm.AMDGPU.load.const(i32 74) %226 = call float @llvm.AMDIL.mad.(float %11, float %225, float %218) %227 = call float @llvm.AMDGPU.load.const(i32 75) %228 = call float @llvm.AMDIL.mad.(float %11, float %227, float %220) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %100, i32 8) call void @llvm.AMDGPU.store.output(float %101, i32 9) call void @llvm.AMDGPU.store.output(float %102, i32 10) call void @llvm.AMDGPU.store.output(float %103, i32 11) call void @llvm.AMDGPU.store.output(float %104, i32 12) call void @llvm.AMDGPU.store.output(float %105, i32 13) call void @llvm.AMDGPU.store.output(float %106, i32 14) call void @llvm.AMDGPU.store.output(float %107, i32 15) call void @llvm.AMDGPU.store.output(float %222, i32 16) call void @llvm.AMDGPU.store.output(float %224, i32 17) call void @llvm.AMDGPU.store.output(float %226, i32 18) call void @llvm.AMDGPU.store.output(float %228, i32 19) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T2_Z in %vreg2, %T2_Y in %vreg3, %T2_X in %vreg4, %T1_W in %vreg5, %T1_Z in %vreg6, %T1_Y in %vreg7, %T1_X in %vreg8 Function Live Outs: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T5_X = MOV %T2_X, 0, pred:%noreg, %T5_XYZW %T4_W = MOV %T3_Z, 0, pred:%noreg %T6_X = MOV %T3_W, 0, pred:%noreg %T7_X = MOV %C4_X, 0, pred:%noreg, %T7_XYZW %T2_X = MUL %T1_X, %C10_X, pred:%PRED_SEL_OFF %T7_Y = MOV %C4_Y, 0, pred:%noreg, %T7_XYZW %T8_X = MOV %C5_X, 0, pred:%noreg, %T8_XYZW %T5_Y = MOV %T2_Y, 0, pred:%noreg, %T5_XYZW %T2_Y = MUL %T1_X, %C10_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C11_X, %T2_X, pred:%PRED_SEL_OFF %T9_X = MOV %C6_X, 0, pred:%noreg, %T9_XYZW %T8_Y = MOV %C5_Y, 0, pred:%noreg, %T8_XYZW %T7_Z = MOV %C4_Z, 0, pred:%noreg, %T7_XYZW %T5_Z = MOV %T2_Z, 0, pred:%noreg, %T5_XYZW %T2_Y = MULADD_eg %T1_Y, %C11_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Z = MUL %T1_X, %C10_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C12_X, %T2_X, pred:%PRED_SEL_OFF %T9_Y = MOV %C6_Y, 0, pred:%noreg, %T9_XYZW %T8_Z = MOV %C5_Z, 0, pred:%noreg, %T8_XYZW %T3_X = MULADD_eg %T1_Z, %C12_Y, %T2_Y, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_Y, %C11_Z, %T2_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C13_X, %T2_X, pred:%PRED_SEL_OFF, %T2_XYZW %T9_Z = MOV %C6_Z, 0, pred:%noreg, %T9_XYZW %T3_Y = MULADD_eg %T1_W, %C13_Y, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Z, %C12_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T1_W, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T10_X = MOV %T2_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T2_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T2_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T2_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T3_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T3_Z, 0, pred:%noreg, %T10_XYZW %T3_X = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T7_W = MOV %T3_X, 0, pred:%noreg, %T7_XYZW %T8_W = MOV %T3_X, 0, pred:%noreg, %T8_XYZW %T5_W = MOV %T3_X, 0, pred:%noreg, %T5_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T5_X, %T7_X, %T5_Y, %T7_Y, %T5_Z, %T7_Z, %T5_W, %T7_W * %T7_X = DOT4_eg %T5_X, %T7_X, 32; flags: * %T7_Y = DOT4_eg %T5_Y, %T7_Y, 40; flags: * %T7_Z = DOT4_eg %T5_Z, %T7_Z, 40; flags: * %T7_W = DOT4_eg %T5_W, %T7_W, 8; flags: BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T5_X, %T8_X, %T5_Y, %T8_Y, %T5_Z, %T8_Z, %T5_W, %T8_W * %T3_X = DOT4_eg %T5_X, %T8_X, 40; flags: * %T3_Y = DOT4_eg %T5_Y, %T8_Y, 40; flags: * %T3_Z = DOT4_eg %T5_Z, %T8_Z, 40; flags: * %T3_W = DOT4_eg %T5_W, %T8_W, 0; flags: %T9_W = MOV %T3_X, 0, pred:%noreg, %T9_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T5_X, %T9_X, %T5_Y, %T9_Y, %T5_Z, %T9_Z, %T5_W, %T9_W * %T4_X = DOT4_eg %T5_X, %T9_X, 32; flags: * %T4_Y = DOT4_eg %T5_Y, %T9_Y, 40; flags: * %T4_Z = DOT4_eg %T5_Z, %T9_Z, 40; flags: * %T4_W = DOT4_eg %T5_W, %T9_W, 8; flags: %T5_X = MOV %T7_X, 0, pred:%noreg, %T5_XYZW %T5_Y = MOV %T7_Y, 0, pred:%noreg, %T5_XYZW %T5_Z = MOV %T7_Z, 0, pred:%noreg, %T5_XYZW %T5_W = MOV %T7_W, 0, pred:%noreg, %T5_XYZW %T5_Y = MOV %T3_W, 0, pred:%noreg, %T5_XYZW %T5_Z = MOV %T4_X, 0, pred:%noreg, %T5_XYZW %T10_W = MOV %T3_X, 0, pred:%noreg, %T10_XYZW %T5_W = MOV %T3_X, 0, pred:%noreg, %T5_XYZW BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T4_X = DOT4_eg %T10_X, %T10_X, 40; flags: * %T4_Y = DOT4_eg %T10_Y, %T10_Y, 32; flags: * %T4_Z = DOT4_eg %T10_Z, %T10_Z, 40; flags: * %T4_W = DOT4_eg %T10_W, %T10_W, 8; flags: BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T5_X, %T5_Y, %T5_Z, %T5_W * %T4_X = DOT4_eg %T5_X, %T5_X, 40; flags: * %T4_Y = DOT4_eg %T5_Y, %T5_Y, 40; flags: * %T4_Z = DOT4_eg %T5_Z, %T5_Z, 32; flags: * %T4_W = DOT4_eg %T5_W, %T5_W, 8; flags: %T4_Y = MOV %T4_Y, 256, pred:%PRED_SEL_OFF %T4_Z = MOV %T4_Z, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T4_Y, pred:%PRED_SEL_OFF %T5_X = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF, %T2_XYZW, %T5_XYZW %T2_X = MUL %T3_Y, %T4_Y, pred:%PRED_SEL_OFF %T2_W = RECIPSQRT_CLAMPED_eg %T4_Z, pred:%PRED_SEL_OFF %T7_X = MUL %T7_X, %T2_W, pred:%PRED_SEL_OFF, %T7_XYZW, %T7_XYZW %T2_Y = MUL %T3_W, %T2_W, pred:%PRED_SEL_OFF %T2_Z = MUL %T3_Z, %T4_Y, pred:%PRED_SEL_OFF %T2_W = MUL %T4_X, %T2_W, pred:%PRED_SEL_OFF %T8_X = MOV %T5_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T5_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T5_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T5_W, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %T7_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T7_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T7_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T7_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T2_Y, 0, pred:%noreg, %T9_XYZW %T8_Z = MOV %T2_Z, 0, pred:%noreg, %T8_XYZW %T9_Z = MOV %T2_W, 0, pred:%noreg, %T9_XYZW %T8_W = MOV %T3_X, 0, pred:%noreg, %T8_XYZW %T9_W = MOV %T3_X, 0, pred:%noreg, %T9_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T9_X, %T8_X, %T9_Y, %T8_Y, %T9_Z, %T8_Z, %T9_W, %T8_W * %T3_X = DOT4_eg %T9_X, %T8_X, 40; flags: * %T3_Y = DOT4_eg %T9_Y, %T8_Y, 32; flags: * %T3_Z = DOT4_eg %T9_Z, %T8_Z, 40; flags: * %T3_W = DOT4_eg %T9_W, %T8_W, 8; flags: %T3_Y = ADD %T3_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_Y, %C1_X, %T3_Z, pred:%PRED_SEL_OFF %T4_Z = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T3_W = MOV %T3_Y, 128, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T3_W, %T7_X, %T5_X, pred:%PRED_SEL_OFF, %T5_XYZW, %T7_XYZW %T3_Z = MULADD_eg %T3_W, %T2_Y, %T2_X, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T3_W, %T2_W, %T2_Z, pred:%PRED_SEL_OFF %T2_X = ADD %T3_Y, %T3_X, pred:%PRED_SEL_OFF, %T2_XYZW %T3_W = ADD %T3_Z, %T3_X, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T1_Y, %C1_Y, %T4_Z, pred:%PRED_SEL_OFF %T5_X = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_Z, %C2_X, %T4_Y, pred:%PRED_SEL_OFF %T5_Y = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T1_Z, %C2_Y, %T4_Z, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T1_Y, %C1_Z, %T5_X, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T1_W, %C3_X, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T1_Y, %C1_W, %T5_Y, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_W, 0, pred:%noreg, %T2_XYZW %T1_Y = MULADD_eg %T1_W, %C3_Y, %T4_Z, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T1_Z, %C2_Z, %T5_X, pred:%PRED_SEL_OFF %T3_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T5_X = ADD %T4_X, %T3_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Z, %C2_W, %T4_Y, pred:%PRED_SEL_OFF %T2_Z = MOV %T5_X, 0, pred:%noreg, %T2_XYZW %T1_Z = MULADD_eg %T1_W, %C3_Z, %T4_Z, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T1_W, %C3_W, %T4_X, pred:%PRED_SEL_OFF %T2_W = MOV %T3_X, 0, pred:%noreg, %T2_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T2_X, %T2_Y, %T2_Z, %T2_W * %T2_X = DOT4_eg %T2_X, %T2_X, 40; flags: * %T2_Y = DOT4_eg %T2_Y, %T2_Y, 32; flags: * %T2_Z = DOT4_eg %T2_Z, %T2_Z, 40; flags: * %T2_W = DOT4_eg %T2_W, %T2_W, 8; flags: %T2_X = MOV %C8_X, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Y, 256, pred:%PRED_SEL_OFF %T2_Y = MOV %C8_Y, 1, pred:%PRED_SEL_OFF %T4_X = RECIPSQRT_CLAMPED_eg %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MOV %C8_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T4_Y = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 5.000000e-01 %T4_Z = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T3_Y, %T4_Z, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T3_Z, %T4_Z, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %T4_X, %C15_X, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_Z, 0, pred:%noreg %T5_X = MULADD_eg %T4_Y, %C16_X, %T3_Y, pred:%PRED_SEL_OFF %T4_Z = MUL %T4_X, %C15_Y, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 0, pred:%noreg %T5_Y = MULADD_eg %T4_Y, %C16_Y, %T4_Z, pred:%PRED_SEL_OFF %T4_Z = MUL %T4_X, %C15_Z, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T4_W, %C17_X, %T5_X, pred:%PRED_SEL_OFF %T3_W = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T5_X = MUL %T4_X, %C15_W, pred:%PRED_SEL_OFF %T5_Y = MULADD_eg %T4_W, %C17_Y, %T5_Y, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_X, %C18_X, %T5_Z, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T4_Y, %C16_Z, %T4_Z, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T4_W, %C17_Z, %T4_Z, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T4_Y, %C16_W, %T5_X, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T6_X, %C18_Y, %T5_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T4_W, %C17_W, %T5_X, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T6_X, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T6_X, %C18_W, %T4_W, pred:%PRED_SEL_OFF RETURN %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 320 dw -- 11 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000005 ALU ADDR:10 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0010 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 60800C90 INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 00C00C90 * INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 80114001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0021 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 80914001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00116401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:139 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 00428002 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0030 80000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 40A00C90 * INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00916401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:139 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20428402 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0040 81114001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 00118801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00428002 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0044 80000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00918801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 00628402 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0048 80000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 0011AC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 00428002 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0052 81116401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:139 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 40628802 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:2 NEG:0) 0054 0091AC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 20628003 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0056 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0057 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 81118801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0059 00628803 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:2 NEG:0) 0060 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 01400C90 INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 0111AC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 406A80FE INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0066 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 000000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 800008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 41400C90 * INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 0000E005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 00E05F10 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 0080E405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 0100E805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 8180ECFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:7 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 60E05F00 * INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 00010005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 00605F00 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00810405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 20605F00 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 01010805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 01810C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0097 60605F10 INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 00012005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 00805F10 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 00812405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 20805F00 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 01012805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 001FEC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0107 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 80000007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0109 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00000407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 00000807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0117 20A00C90 * INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 40A80C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0123 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 0081440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 0101480A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0131 60805F00 * INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 0000A005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 0080A405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:5 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 20805F00 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 0100A805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:5 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 40805F10 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 0180AC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:5 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 20800C91 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 40800C91 INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0145 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0147 00A00090 INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 801FE403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0149 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0151 60404390 * INST:0x87 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 001FE007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 00E80090 INST:0x1 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 001FEC03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 00808803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 40400090 INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 001FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 80000005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0161 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00000405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00000805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00000C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 80000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0171 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 00000407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 00000807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0179 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0185 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0187 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 00010009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 00605F00 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 00810409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 20605F10 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 01010809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 81810CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0195 60605F00 * INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 001FC0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 20600010 INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0199 40600090 * INST:0x1 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 208288FE INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0202 00900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 40800090 INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 800014FE SRC0(SEL:254 REL:0 CHAN:1 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0205 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 01804CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 00828802 INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:2 NEG:0) 0208 0000ECFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 20728005 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:4 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0210 80804CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0211 40628002 * INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0212 000064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 00902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 40828804 INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0216 000068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 60600010 INST:0x0 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 00A00090 * INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 20828404 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0222 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 408288FE INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0224 81900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0225 20A00090 * INST:0x1 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 00A28005 INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0228 01902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 208280FF INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0230 80106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0231 002684FE * INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0232 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 01104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 408280FE INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0236 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 60600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 80906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0239 20268804 * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0240 019FC004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 00A00010 INST:0x0 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 00868404 * INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0244 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 40400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 01906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 602280FF INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0248 81106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0249 40268804 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0004 8000007D ALU ADDR:250 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0880000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:35 0250 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 00004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0253 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 00804402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 01004802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0258 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0259 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 80000088 SRC0(SEL:136 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 00000488 SRC0(SEL:136 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 40400C91 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 000000FC SRC0(SEL:252 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 00000888 SRC0(SEL:136 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0269 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 00000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 E0400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0272 800008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0273 00804390 * INST:0x87 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 809FC0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 40800090 * INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 011FC403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 00828404 INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0278 811FC803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 20828404 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0280 0011E0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0281 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0282 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 C0600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0285 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0287 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 0091E004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0289 40800090 INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 80120404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0291 00A684FE * INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0292 00920404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0293 20A288FE INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0294 8111E004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0295 40800090 * INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 0191E004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0297 00A80090 INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 00922C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0299 20AA84FE INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0300 00122C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0301 40AA8005 INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0302 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0303 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 00124006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0305 008288FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0306 81120404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 40828804 * INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0308 01920404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0309 00A28005 INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0310 81122C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0311 408288FE * INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0312 00924006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0313 20828405 INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0314 81922C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0315 608280FE * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0316 01124006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0317 40828804 INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0318 81924006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:146 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0319 60828CFE * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 95220688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:3 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], GENERIC[0] DCL CONST[0..8] DCL CONST[10..13] DCL CONST[15..18] DCL TEMP[0..6] IMM FLT32 { 0.0000, 1.0000, 0.5000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[1], IN[0].xxxx, CONST[10] 13: MAD TEMP[1], IN[0].yyyy, CONST[11], TEMP[1] 14: MAD TEMP[1], IN[0].zzzz, CONST[12], TEMP[1] 15: MAD TEMP[1], IN[0].wwww, CONST[13], TEMP[1] 16: DP3 TEMP[3].x, TEMP[1], TEMP[1] 17: RSQ TEMP[3].x, TEMP[3] 18: MUL TEMP[2], TEMP[1], TEMP[3].xxxx 19: DP3 TEMP[3], TEMP[0], TEMP[2] 20: ADD TEMP[3], TEMP[3], TEMP[3] 21: MAD TEMP[4], -TEMP[3], TEMP[0], TEMP[2] 22: ADD TEMP[3], TEMP[4], IMM[0].xxyx 23: DP3 TEMP[3], TEMP[3], TEMP[3] 24: RSQ TEMP[3], TEMP[3] 25: MUL TEMP[5], TEMP[3], IMM[0].zzzz 26: MAD TEMP[6].xy, TEMP[4], TEMP[5], IMM[0].zzzz 27: MOV TEMP[6].zw, IN[2] 28: MUL TEMP[3], TEMP[6].xxxx, CONST[15] 29: MAD TEMP[3], TEMP[6].yyyy, CONST[16], TEMP[3] 30: MAD TEMP[3], TEMP[6].zzzz, CONST[17], TEMP[3] 31: MAD OUT[3], TEMP[6].wwww, CONST[18], TEMP[3] 32: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = call float @llvm.AMDGPU.load.const(i32 28) %81 = call float @llvm.AMDGPU.load.const(i32 32) %82 = call float @llvm.AMDGPU.load.const(i32 33) %83 = call float @llvm.AMDGPU.load.const(i32 34) %84 = call float @llvm.AMDGPU.load.const(i32 35) %85 = call float @llvm.AMDIL.clamp.(float %81, float 0.000000e+00, float 1.000000e+00) %86 = call float @llvm.AMDIL.clamp.(float %82, float 0.000000e+00, float 1.000000e+00) %87 = call float @llvm.AMDIL.clamp.(float %83, float 0.000000e+00, float 1.000000e+00) %88 = call float @llvm.AMDIL.clamp.(float %84, float 0.000000e+00, float 1.000000e+00) %89 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %90 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %91 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDGPU.load.const(i32 40) %94 = call float @llvm.AMDGPU.mul(float %0, float %93) %95 = call float @llvm.AMDGPU.load.const(i32 41) %96 = call float @llvm.AMDGPU.mul(float %0, float %95) %97 = call float @llvm.AMDGPU.load.const(i32 42) %98 = call float @llvm.AMDGPU.mul(float %0, float %97) %99 = call float @llvm.AMDGPU.load.const(i32 43) %100 = call float @llvm.AMDGPU.mul(float %0, float %99) %101 = call float @llvm.AMDGPU.load.const(i32 44) %102 = call float @llvm.AMDIL.mad.(float %1, float %101, float %94) %103 = call float @llvm.AMDGPU.load.const(i32 45) %104 = call float @llvm.AMDIL.mad.(float %1, float %103, float %96) %105 = call float @llvm.AMDGPU.load.const(i32 46) %106 = call float @llvm.AMDIL.mad.(float %1, float %105, float %98) %107 = call float @llvm.AMDGPU.load.const(i32 47) %108 = call float @llvm.AMDIL.mad.(float %1, float %107, float %100) %109 = call float @llvm.AMDGPU.load.const(i32 48) %110 = call float @llvm.AMDIL.mad.(float %2, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 49) %112 = call float @llvm.AMDIL.mad.(float %2, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 50) %114 = call float @llvm.AMDIL.mad.(float %2, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 51) %116 = call float @llvm.AMDIL.mad.(float %2, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 52) %118 = call float @llvm.AMDIL.mad.(float %3, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 53) %120 = call float @llvm.AMDIL.mad.(float %3, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 54) %122 = call float @llvm.AMDIL.mad.(float %3, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 55) %124 = call float @llvm.AMDIL.mad.(float %3, float %123, float %116) %125 = insertelement <4 x float> undef, float %118, i32 0 %126 = insertelement <4 x float> %125, float %120, i32 1 %127 = insertelement <4 x float> %126, float %122, i32 2 %128 = insertelement <4 x float> %127, float 0.000000e+00, i32 3 %129 = insertelement <4 x float> undef, float %118, i32 0 %130 = insertelement <4 x float> %129, float %120, i32 1 %131 = insertelement <4 x float> %130, float %122, i32 2 %132 = insertelement <4 x float> %131, float 0.000000e+00, i32 3 %133 = call float @llvm.AMDGPU.dp4(<4 x float> %128, <4 x float> %132) %134 = call float @llvm.AMDIL.fabs.(float %133) %135 = call float @llvm.AMDGPU.rsq(float %134) %136 = call float @llvm.AMDGPU.mul(float %118, float %135) %137 = call float @llvm.AMDGPU.mul(float %120, float %135) %138 = call float @llvm.AMDGPU.mul(float %122, float %135) %139 = call float @llvm.AMDGPU.mul(float %124, float %135) %140 = insertelement <4 x float> undef, float %55, i32 0 %141 = insertelement <4 x float> %140, float %67, i32 1 %142 = insertelement <4 x float> %141, float %79, i32 2 %143 = insertelement <4 x float> %142, float 0.000000e+00, i32 3 %144 = insertelement <4 x float> undef, float %136, i32 0 %145 = insertelement <4 x float> %144, float %137, i32 1 %146 = insertelement <4 x float> %145, float %138, i32 2 %147 = insertelement <4 x float> %146, float 0.000000e+00, i32 3 %148 = call float @llvm.AMDGPU.dp4(<4 x float> %143, <4 x float> %147) %149 = fadd float %148, %148 %150 = fadd float %148, %148 %151 = fadd float %148, %148 %152 = fadd float %148, %148 %153 = fsub float -0.000000e+00, %149 %154 = call float @llvm.AMDIL.mad.(float %153, float %55, float %136) %155 = fsub float -0.000000e+00, %150 %156 = call float @llvm.AMDIL.mad.(float %155, float %67, float %137) %157 = fsub float -0.000000e+00, %151 %158 = call float @llvm.AMDIL.mad.(float %157, float %79, float %138) %159 = fsub float -0.000000e+00, %152 %160 = call float @llvm.AMDIL.mad.(float %159, float %35, float %139) %161 = fadd float %154, 0.000000e+00 %162 = fadd float %156, 0.000000e+00 %163 = fadd float %158, 1.000000e+00 %164 = fadd float %160, 0.000000e+00 %165 = insertelement <4 x float> undef, float %161, i32 0 %166 = insertelement <4 x float> %165, float %162, i32 1 %167 = insertelement <4 x float> %166, float %163, i32 2 %168 = insertelement <4 x float> %167, float 0.000000e+00, i32 3 %169 = insertelement <4 x float> undef, float %161, i32 0 %170 = insertelement <4 x float> %169, float %162, i32 1 %171 = insertelement <4 x float> %170, float %163, i32 2 %172 = insertelement <4 x float> %171, float 0.000000e+00, i32 3 %173 = call float @llvm.AMDGPU.dp4(<4 x float> %168, <4 x float> %172) %174 = call float @llvm.AMDIL.fabs.(float %173) %175 = call float @llvm.AMDGPU.rsq(float %174) %176 = call float @llvm.AMDGPU.mul(float %175, float 5.000000e-01) %177 = call float @llvm.AMDGPU.mul(float %175, float 5.000000e-01) %178 = call float @llvm.AMDGPU.mul(float %175, float 5.000000e-01) %179 = call float @llvm.AMDGPU.mul(float %175, float 5.000000e-01) %180 = call float @llvm.AMDIL.mad.(float %154, float %176, float 5.000000e-01) %181 = call float @llvm.AMDIL.mad.(float %156, float %177, float 5.000000e-01) %182 = call float @llvm.AMDGPU.load.const(i32 60) %183 = call float @llvm.AMDGPU.mul(float %180, float %182) %184 = call float @llvm.AMDGPU.load.const(i32 61) %185 = call float @llvm.AMDGPU.mul(float %180, float %184) %186 = call float @llvm.AMDGPU.load.const(i32 62) %187 = call float @llvm.AMDGPU.mul(float %180, float %186) %188 = call float @llvm.AMDGPU.load.const(i32 63) %189 = call float @llvm.AMDGPU.mul(float %180, float %188) %190 = call float @llvm.AMDGPU.load.const(i32 64) %191 = call float @llvm.AMDIL.mad.(float %181, float %190, float %183) %192 = call float @llvm.AMDGPU.load.const(i32 65) %193 = call float @llvm.AMDIL.mad.(float %181, float %192, float %185) %194 = call float @llvm.AMDGPU.load.const(i32 66) %195 = call float @llvm.AMDIL.mad.(float %181, float %194, float %187) %196 = call float @llvm.AMDGPU.load.const(i32 67) %197 = call float @llvm.AMDIL.mad.(float %181, float %196, float %189) %198 = call float @llvm.AMDGPU.load.const(i32 68) %199 = call float @llvm.AMDIL.mad.(float %10, float %198, float %191) %200 = call float @llvm.AMDGPU.load.const(i32 69) %201 = call float @llvm.AMDIL.mad.(float %10, float %200, float %193) %202 = call float @llvm.AMDGPU.load.const(i32 70) %203 = call float @llvm.AMDIL.mad.(float %10, float %202, float %195) %204 = call float @llvm.AMDGPU.load.const(i32 71) %205 = call float @llvm.AMDIL.mad.(float %10, float %204, float %197) %206 = call float @llvm.AMDGPU.load.const(i32 72) %207 = call float @llvm.AMDIL.mad.(float %11, float %206, float %199) %208 = call float @llvm.AMDGPU.load.const(i32 73) %209 = call float @llvm.AMDIL.mad.(float %11, float %208, float %201) %210 = call float @llvm.AMDGPU.load.const(i32 74) %211 = call float @llvm.AMDIL.mad.(float %11, float %210, float %203) %212 = call float @llvm.AMDGPU.load.const(i32 75) %213 = call float @llvm.AMDIL.mad.(float %11, float %212, float %205) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %85, i32 8) call void @llvm.AMDGPU.store.output(float %86, i32 9) call void @llvm.AMDGPU.store.output(float %87, i32 10) call void @llvm.AMDGPU.store.output(float %88, i32 11) call void @llvm.AMDGPU.store.output(float %89, i32 12) call void @llvm.AMDGPU.store.output(float %90, i32 13) call void @llvm.AMDGPU.store.output(float %91, i32 14) call void @llvm.AMDGPU.store.output(float %92, i32 15) call void @llvm.AMDGPU.store.output(float %207, i32 16) call void @llvm.AMDGPU.store.output(float %209, i32 17) call void @llvm.AMDGPU.store.output(float %211, i32 18) call void @llvm.AMDGPU.store.output(float %213, i32 19) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T2_Z in %vreg2, %T2_Y in %vreg3, %T2_X in %vreg4, %T1_W in %vreg5, %T1_Z in %vreg6, %T1_Y in %vreg7, %T1_X in %vreg8 Function Live Outs: %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T5_X = MOV %T2_X, 0, pred:%noreg, %T5_XYZW %T4_W = MOV %T3_Z, 0, pred:%noreg %T6_X = MOV %T3_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C10_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C11_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C12_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T1_X, %C10_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C11_Y, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C12_Y, %T2_X, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T1_W, %C13_X, %T2_W, pred:%PRED_SEL_OFF, %T7_XYZW %T2_W = MUL %T1_X, %C10_Z, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C11_Z, %T2_W, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_Z, %C12_Z, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_W, %C13_Y, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T10_X = MOV %T7_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T7_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T7_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T7_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T2_W, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T2_X, 0, pred:%noreg, %T10_XYZW %T8_X = MOV %C4_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %C4_Y, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %C5_X, 0, pred:%noreg, %T9_XYZW %T5_Y = MOV %T2_Y, 0, pred:%noreg, %T5_XYZW %T9_Y = MOV %C5_Y, 0, pred:%noreg, %T9_XYZW %T11_X = MOV %C6_X, 0, pred:%noreg, %T11_XYZW %T8_Z = MOV %C4_Z, 0, pred:%noreg, %T8_XYZW %T5_Z = MOV %T2_Z, 0, pred:%noreg, %T5_XYZW %T9_Z = MOV %C5_Z, 0, pred:%noreg, %T9_XYZW %T11_Y = MOV %C6_Y, 0, pred:%noreg, %T11_XYZW %T11_Z = MOV %C6_Z, 0, pred:%noreg, %T11_XYZW %T3_X = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T10_W = MOV %T3_X, 0, pred:%noreg, %T10_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T2_X = DOT4_eg %T10_X, %T10_X, 40; flags: * %T2_Y = DOT4_eg %T10_Y, %T10_Y, 32; flags: * %T2_Z = DOT4_eg %T10_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T10_W, %T10_W, 8; flags: %T2_Y = MOV %T2_Y, 256, pred:%PRED_SEL_OFF %T8_W = MOV %T3_X, 0, pred:%noreg, %T8_XYZW %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T7_X = MUL %T7_X, %T2_Z, pred:%PRED_SEL_OFF, %T7_XYZW, %T7_XYZW %T2_Y = MUL %T2_W, %T2_Z, pred:%PRED_SEL_OFF %T5_W = MOV %T3_X, 0, pred:%noreg, %T5_XYZW BUNDLE %T8_X, %T8_Y, %T8_Z, %T8_W, %T5_X, %T8_X, %T5_Y, %T8_Y, %T5_Z, %T8_Z, %T5_W, %T8_W * %T8_X = DOT4_eg %T5_X, %T8_X, 32; flags: * %T8_Y = DOT4_eg %T5_Y, %T8_Y, 40; flags: * %T8_Z = DOT4_eg %T5_Z, %T8_Z, 40; flags: * %T8_W = DOT4_eg %T5_W, %T8_W, 8; flags: %T9_W = MOV %T3_X, 0, pred:%noreg, %T9_XYZW %T2_X = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T5_X, %T9_X, %T5_Y, %T9_Y, %T5_Z, %T9_Z, %T5_W, %T9_W * %T2_X = DOT4_eg %T5_X, %T9_X, 40; flags: * %T2_Y = DOT4_eg %T5_Y, %T9_Y, 40; flags: * %T2_Z = DOT4_eg %T5_Z, %T9_Z, 32; flags: * %T2_W = DOT4_eg %T5_W, %T9_W, 8; flags: %T11_W = MOV %T3_X, 0, pred:%noreg, %T11_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T5_X, %T11_X, %T5_Y, %T11_Y, %T5_Z, %T11_Z, %T5_W, %T11_W * %T2_X = DOT4_eg %T5_X, %T11_X, 40; flags: * %T2_Y = DOT4_eg %T5_Y, %T11_Y, 40; flags: * %T2_Z = DOT4_eg %T5_Z, %T11_Z, 40; flags: * %T2_W = DOT4_eg %T5_W, %T11_W, 0; flags: %T5_X = MOV %T7_X, 0, pred:%noreg, %T5_XYZW %T5_Y = MOV %T7_Y, 0, pred:%noreg, %T5_XYZW %T5_Z = MOV %T7_Z, 0, pred:%noreg, %T5_XYZW %T5_W = MOV %T7_W, 0, pred:%noreg, %T5_XYZW %T5_Y = MOV %T2_Y, 0, pred:%noreg, %T5_XYZW %T9_X = MOV %T8_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T8_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T8_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T8_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T2_Z, 0, pred:%noreg, %T9_XYZW %T5_Z = MOV %T2_X, 0, pred:%noreg, %T5_XYZW %T9_Z = MOV %T2_W, 0, pred:%noreg, %T9_XYZW %T5_W = MOV %T3_X, 0, pred:%noreg, %T5_XYZW %T9_W = MOV %T3_X, 0, pred:%noreg, %T9_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T9_X, %T5_X, %T9_Y, %T5_Y, %T9_Z, %T5_Z, %T9_W, %T5_W * %T3_X = DOT4_eg %T9_X, %T5_X, 40; flags: * %T3_Y = DOT4_eg %T9_Y, %T5_Y, 32; flags: * %T3_Z = DOT4_eg %T9_Z, %T5_Z, 40; flags: * %T3_W = DOT4_eg %T9_W, %T5_W, 8; flags: %T3_Y = ADD %T3_Y, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T1_Y, %C1_X, %T3_Z, pred:%PRED_SEL_OFF %T4_X = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T4_Y = MOV %T3_Y, 128, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T4_Y, %T8_X, %T7_X, pred:%PRED_SEL_OFF, %T7_XYZW, %T8_XYZW %T3_Z = MULADD_eg %T4_Y, %T2_Z, %T2_Y, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T4_Y, %T2_W, %T2_X, pred:%PRED_SEL_OFF %T5_X = ADD %T3_Y, %T3_X, pred:%PRED_SEL_OFF, %T5_XYZW %T2_X = ADD %T3_Z, %T3_X, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T1_Y, %C1_Y, %T4_X, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C2_X, %T3_W, pred:%PRED_SEL_OFF %T3_W = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C1_Z, %T3_W, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T1_Z, %C2_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T1_W, %C3_X, %T2_W, pred:%PRED_SEL_OFF %T1_X = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C2_Z, %T4_X, pred:%PRED_SEL_OFF %T5_Y = MOV %T2_X, 0, pred:%noreg, %T5_XYZW %T2_X = MULADD_eg %T1_W, %C3_Y, %T3_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T1_X, pred:%PRED_SEL_OFF %T1_X = MOV %T2_Y, 0, pred:%noreg %T3_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T2_Z = ADD %T2_Z, %T3_W, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T1_W, %C3_Z, %T2_W, pred:%PRED_SEL_OFF %T5_Z = MOV %T2_Z, 0, pred:%noreg, %T5_XYZW %T1_Z = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Y = MOV %T2_X, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T1_Z, pred:%PRED_SEL_OFF %T5_W = MOV %T3_X, 0, pred:%noreg, %T5_XYZW %T1_Z = MOV %T2_Y, 0, pred:%noreg BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T5_X, %T5_Y, %T5_Z, %T5_W * %T2_X = DOT4_eg %T5_X, %T5_X, 40; flags: * %T2_Y = DOT4_eg %T5_Y, %T5_Y, 32; flags: * %T2_Z = DOT4_eg %T5_Z, %T5_Z, 40; flags: * %T2_W = DOT4_eg %T5_W, %T5_W, 8; flags: %T2_X = MOV %C8_X, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Y, 256, pred:%PRED_SEL_OFF %T2_Y = MOV %C8_Y, 1, pred:%PRED_SEL_OFF %T4_X = RECIPSQRT_CLAMPED_eg %T2_Z, pred:%PRED_SEL_OFF %T2_Z = MOV %C8_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T4_Y = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 5.000000e-01 %T4_Z = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T3_Y, %T4_Z, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T3_Z, %T4_Z, %T4_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %T4_X, %C15_X, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_X = MOV %T3_Z, 0, pred:%noreg %T5_X = MULADD_eg %T4_Y, %C16_X, %T3_Y, pred:%PRED_SEL_OFF %T4_Z = MUL %T4_X, %C15_Y, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 0, pred:%noreg %T4_Z = MULADD_eg %T4_Y, %C16_Y, %T4_Z, pred:%PRED_SEL_OFF %T5_Y = MUL %T4_X, %C15_Z, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T4_W, %C17_X, %T5_X, pred:%PRED_SEL_OFF %T3_W = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T5_Z = MUL %T4_X, %C15_W, pred:%PRED_SEL_OFF %T5_Y = MULADD_eg %T4_Y, %C16_Z, %T5_Y, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T4_W, %C17_Y, %T4_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T6_X, %C18_X, %T5_X, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T4_Y, %C16_W, %T5_Z, pred:%PRED_SEL_OFF %T5_Y = MULADD_eg %T4_W, %C17_Z, %T5_Y, pred:%PRED_SEL_OFF %T4_Y = MULADD_eg %T6_X, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T4_Z = MULADD_eg %T6_X, %C18_Z, %T5_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T4_W, %C17_W, %T5_X, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T6_X, %C18_W, %T4_W, pred:%PRED_SEL_OFF RETURN %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 294 dw -- 12 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000005 ALU ADDR:10 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1DC0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:120 0010 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 60800C90 INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 00C00C90 * INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 80114001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0017 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 80116401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:139 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0020 00914001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80118801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 604280FE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0024 80916401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:139 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0026 00918801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 8011AC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 00E68C02 * INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0030 81114001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:138 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 81116401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:139 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0034 01118801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 00628CFE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0036 8091AC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 60428002 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0038 0111AC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 004A80FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0040 00000407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 00000807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 80000007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0047 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 01600C90 INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0067 40A00C90 * INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 80000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 000000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 41600C90 * INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0077 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 0081440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 0101480A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0085 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 20400C91 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 001FE007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00E80090 INST:0x1 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 001FEC02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 00010005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 01005F10 INST:0xbe DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 00810405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 21005F00 INST:0xbe DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 01010805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 41005F00 INST:0xbe DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 01810CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 61005F00 INST:0xbe DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00012005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00812405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 01012805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 40445F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 001FEC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 81004002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0117 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00016005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00816405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 01016805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 019FCC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 60405F10 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 80000007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0129 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 00000008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 00000407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 00000807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0139 20A00C90 * INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 00000408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 00000808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 00000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 40A80C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0153 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0155 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 0000A009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 00605F00 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 0080A409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:5 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 20605F10 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 0100A809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:5 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 8180ACFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:5 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0163 60605F00 * INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 001FC0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 20600010 INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 80100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0167 40600090 * INST:0x1 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 00800090 INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 000014FE SRC0(SEL:254 REL:0 CHAN:1 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 606288FE * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0174 000104FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 20628007 INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0176 010044FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 40628402 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0178 818044FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0179 40428002 * INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0180 000064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 00A00010 INST:0x0 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 00902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 20428004 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:0 NEG:0) 0184 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 60428C03 INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:3 NEG:0) 0186 800068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0187 00400010 * INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 81100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0189 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 00828CFE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0192 80904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 60628402 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:1 NEG:0) 0194 01900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 00200090 INST:0x1 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 80106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0197 20428C02 * INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0198 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 00428C03 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:3 NEG:0) 0200 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 81104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0203 60428004 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:0 NEG:0) 0204 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 00280C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 01902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 20228001 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:0 NEG:0) 0208 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0209 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 01106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0211 20428C02 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0212 819FC802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0213 40400010 * INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 40268401 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0220 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 40200C90 INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 01906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 602280FF INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0224 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0225 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 0000A005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 0080A405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:5 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 0100A805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:5 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 001FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 80000088 SRC0(SEL:136 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 00000488 SRC0(SEL:136 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0239 40400C91 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 000000FC SRC0(SEL:252 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0242 00000888 SRC0(SEL:136 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0243 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 E0400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 800008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0247 00804390 * INST:0x87 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 809FC0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0249 40800090 * INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 8000007D ALU ADDR:250 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0540000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:22 0250 01008403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0251 00828404 INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0252 81008803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 20828404 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0254 0011E0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0257 C0600C90 * INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0258 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0259 00600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 0091E004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 40800090 INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 80120404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 00A684FE * INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0266 0111E004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 20A00090 INST:0x1 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 80920404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 408288FE * INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0270 00122C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 00AE8005 INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:3 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0272 0191E004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0273 40A00090 INST:0x1 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 01120404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 20A28405 INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0278 80922C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 40828804 * INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0280 00124006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0281 00828005 INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0282 81920404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:144 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 00A68805 * INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0284 01122C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0285 20A28405 INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0286 80924006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 20868804 * INST:0x14 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0288 01124006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0289 408284FE INST:0x14 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0290 81922C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0291 60828005 * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0292 81924006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:146 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 60828CFE * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 95220688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:3 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL IN[2], FOG, PERSPECTIVE DCL IN[3], GENERIC[0], PERSPECTIVE DCL IN[4], GENERIC[1], PERSPECTIVE DCL IN[5], GENERIC[2], PERSPECTIVE DCL IN[6], GENERIC[3], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL SAMP[1] DCL SAMP[2] DCL SAMP[3] DCL CONST[4..6] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL DCL TEMP[2], LOCAL DCL TEMP[3], LOCAL IMM FLT32 { 4.0000, 1.0000, 0.0000, 0.0000} 0: TXP TEMP[0], IN[6].xyyw, SAMP[0], 2D 1: TXP TEMP[1], IN[5].xyyw, SAMP[1], 2D 2: TXP TEMP[2], IN[4].xyyw, SAMP[2], 2D 3: TXP TEMP[3], IN[3].xyyw, SAMP[3], 2D 4: MUL TEMP[3], TEMP[3], IN[0] 5: MUL TEMP[2], TEMP[2], TEMP[3] 6: MUL TEMP[1], TEMP[1], TEMP[2] 7: MUL_SAT TEMP[2], TEMP[1], IMM[0].xxxy 8: MUL TEMP[2].xyz, TEMP[2], TEMP[0] 9: MUL_SAT TEMP[1], TEMP[1], IMM[0].xxxy 10: MUL TEMP[0].x, TEMP[0].wwww, TEMP[1].wwww 11: ADD TEMP[1].xyz, TEMP[2].xyzz, IN[1].xyzz 12: MOV TEMP[0].w, TEMP[0].xxxx 13: MAD_SAT TEMP[2].x, IN[2].xxxx, CONST[4].xxxx, CONST[4].yyyy 14: ADD TEMP[3].x, IMM[0].yyyy, -TEMP[2].xxxx 15: MUL TEMP[3].xyz, CONST[5].xyzz, TEMP[3].xxxx 16: MAD TEMP[0].xyz, TEMP[1].xyzz, TEMP[2].xxxx, TEMP[3].xyzz 17: MOV_SAT OUT[0], TEMP[0] 18: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.R600.load.input(i32 16) %9 = call float @llvm.R600.load.input(i32 17) %10 = call float @llvm.R600.load.input(i32 18) %11 = call float @llvm.R600.load.input(i32 19) %12 = call float @llvm.R600.load.input(i32 20) %13 = call float @llvm.R600.load.input(i32 21) %14 = call float @llvm.R600.load.input(i32 22) %15 = call float @llvm.R600.load.input(i32 23) %16 = call float @llvm.R600.load.input(i32 24) %17 = call float @llvm.R600.load.input(i32 25) %18 = call float @llvm.R600.load.input(i32 26) %19 = call float @llvm.R600.load.input(i32 27) %20 = call float @llvm.R600.load.input(i32 28) %21 = call float @llvm.R600.load.input(i32 29) %22 = call float @llvm.R600.load.input(i32 30) %23 = call float @llvm.R600.load.input(i32 31) %24 = call float @llvm.R600.load.input(i32 32) %25 = call float @llvm.R600.load.input(i32 33) %26 = call float @llvm.R600.load.input(i32 34) %27 = call float @llvm.R600.load.input(i32 35) %28 = call float @llvm.AMDGPU.div(float %24, float %27) %29 = call float @llvm.AMDGPU.div(float %25, float %27) %30 = call float @llvm.AMDGPU.div(float %25, float %27) %31 = insertelement <4 x float> undef, float %28, i32 0 %32 = insertelement <4 x float> %31, float %29, i32 1 %33 = insertelement <4 x float> %32, float %30, i32 2 %34 = insertelement <4 x float> %33, float 1.000000e+00, i32 3 %35 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %34, i32 0, i32 2) %36 = extractelement <4 x float> %35, i32 0 %37 = extractelement <4 x float> %35, i32 1 %38 = extractelement <4 x float> %35, i32 2 %39 = extractelement <4 x float> %35, i32 3 %40 = call float @llvm.AMDGPU.div(float %20, float %23) %41 = call float @llvm.AMDGPU.div(float %21, float %23) %42 = call float @llvm.AMDGPU.div(float %21, float %23) %43 = insertelement <4 x float> undef, float %40, i32 0 %44 = insertelement <4 x float> %43, float %41, i32 1 %45 = insertelement <4 x float> %44, float %42, i32 2 %46 = insertelement <4 x float> %45, float 1.000000e+00, i32 3 %47 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %46, i32 1, i32 2) %48 = extractelement <4 x float> %47, i32 0 %49 = extractelement <4 x float> %47, i32 1 %50 = extractelement <4 x float> %47, i32 2 %51 = extractelement <4 x float> %47, i32 3 %52 = call float @llvm.AMDGPU.div(float %16, float %19) %53 = call float @llvm.AMDGPU.div(float %17, float %19) %54 = call float @llvm.AMDGPU.div(float %17, float %19) %55 = insertelement <4 x float> undef, float %52, i32 0 %56 = insertelement <4 x float> %55, float %53, i32 1 %57 = insertelement <4 x float> %56, float %54, i32 2 %58 = insertelement <4 x float> %57, float 1.000000e+00, i32 3 %59 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %58, i32 2, i32 2) %60 = extractelement <4 x float> %59, i32 0 %61 = extractelement <4 x float> %59, i32 1 %62 = extractelement <4 x float> %59, i32 2 %63 = extractelement <4 x float> %59, i32 3 %64 = call float @llvm.AMDGPU.div(float %12, float %15) %65 = call float @llvm.AMDGPU.div(float %13, float %15) %66 = call float @llvm.AMDGPU.div(float %13, float %15) %67 = insertelement <4 x float> undef, float %64, i32 0 %68 = insertelement <4 x float> %67, float %65, i32 1 %69 = insertelement <4 x float> %68, float %66, i32 2 %70 = insertelement <4 x float> %69, float 1.000000e+00, i32 3 %71 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %70, i32 3, i32 2) %72 = extractelement <4 x float> %71, i32 0 %73 = extractelement <4 x float> %71, i32 1 %74 = extractelement <4 x float> %71, i32 2 %75 = extractelement <4 x float> %71, i32 3 %76 = call float @llvm.AMDGPU.mul(float %72, float %0) %77 = call float @llvm.AMDGPU.mul(float %73, float %1) %78 = call float @llvm.AMDGPU.mul(float %74, float %2) %79 = call float @llvm.AMDGPU.mul(float %75, float %3) %80 = call float @llvm.AMDGPU.mul(float %60, float %76) %81 = call float @llvm.AMDGPU.mul(float %61, float %77) %82 = call float @llvm.AMDGPU.mul(float %62, float %78) %83 = call float @llvm.AMDGPU.mul(float %63, float %79) %84 = call float @llvm.AMDGPU.mul(float %48, float %80) %85 = call float @llvm.AMDGPU.mul(float %49, float %81) %86 = call float @llvm.AMDGPU.mul(float %50, float %82) %87 = call float @llvm.AMDGPU.mul(float %51, float %83) %88 = call float @llvm.AMDGPU.mul(float %84, float 4.000000e+00) %89 = call float @llvm.AMDGPU.mul(float %85, float 4.000000e+00) %90 = call float @llvm.AMDGPU.mul(float %86, float 4.000000e+00) %91 = call float @llvm.AMDGPU.mul(float %87, float 1.000000e+00) %92 = call float @llvm.AMDIL.clamp.(float %88, float 0.000000e+00, float 1.000000e+00) %93 = call float @llvm.AMDIL.clamp.(float %89, float 0.000000e+00, float 1.000000e+00) %94 = call float @llvm.AMDIL.clamp.(float %90, float 0.000000e+00, float 1.000000e+00) %95 = call float @llvm.AMDIL.clamp.(float %91, float 0.000000e+00, float 1.000000e+00) %96 = call float @llvm.AMDGPU.mul(float %92, float %36) %97 = call float @llvm.AMDGPU.mul(float %93, float %37) %98 = call float @llvm.AMDGPU.mul(float %94, float %38) %99 = call float @llvm.AMDGPU.mul(float %84, float 4.000000e+00) %100 = call float @llvm.AMDGPU.mul(float %85, float 4.000000e+00) %101 = call float @llvm.AMDGPU.mul(float %86, float 4.000000e+00) %102 = call float @llvm.AMDGPU.mul(float %87, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float %99, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDIL.clamp.(float %100, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDIL.clamp.(float %101, float 0.000000e+00, float 1.000000e+00) %106 = call float @llvm.AMDIL.clamp.(float %102, float 0.000000e+00, float 1.000000e+00) %107 = call float @llvm.AMDGPU.mul(float %39, float %106) %108 = fadd float %96, %4 %109 = fadd float %97, %5 %110 = fadd float %98, %6 %111 = call float @llvm.AMDGPU.load.const(i32 16) %112 = call float @llvm.AMDGPU.load.const(i32 17) %113 = call float @llvm.AMDIL.mad.(float %8, float %111, float %112) %114 = call float @llvm.AMDIL.clamp.(float %113, float 0.000000e+00, float 1.000000e+00) %115 = fsub float -0.000000e+00, %114 %116 = fadd float 1.000000e+00, %115 %117 = call float @llvm.AMDGPU.load.const(i32 20) %118 = call float @llvm.AMDGPU.mul(float %117, float %116) %119 = call float @llvm.AMDGPU.load.const(i32 21) %120 = call float @llvm.AMDGPU.mul(float %119, float %116) %121 = call float @llvm.AMDGPU.load.const(i32 22) %122 = call float @llvm.AMDGPU.mul(float %121, float %116) %123 = call float @llvm.AMDIL.mad.(float %108, float %114, float %118) %124 = call float @llvm.AMDIL.mad.(float %109, float %114, float %120) %125 = call float @llvm.AMDIL.mad.(float %110, float %114, float %122) %126 = call float @llvm.AMDIL.clamp.(float %123, float 0.000000e+00, float 1.000000e+00) %127 = call float @llvm.AMDIL.clamp.(float %124, float 0.000000e+00, float 1.000000e+00) %128 = call float @llvm.AMDIL.clamp.(float %125, float 0.000000e+00, float 1.000000e+00) %129 = call float @llvm.AMDIL.clamp.(float %107, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %126, i32 8) call void @llvm.AMDGPU.store.output(float %127, i32 9) call void @llvm.AMDGPU.store.output(float %128, i32 10) call void @llvm.AMDGPU.store.output(float %129, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T8_W in %vreg0, %T8_Y in %vreg1, %T8_X in %vreg2, %T7_W in %vreg3, %T7_Y in %vreg4, %T7_X in %vreg5, %T6_W in %vreg6, %T6_Y in %vreg7, %T6_X in %vreg8, %T5_W in %vreg9, %T5_Y in %vreg10, %T5_X in %vreg11, %T4_X in %vreg12, %T3_Z in %vreg13, %T3_Y in %vreg14, %T3_X in %vreg15, %T2_W in %vreg16, %T2_Z in %vreg17, %T2_Y in %vreg18, %T2_X in %vreg19 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T8_W %T8_Y %T8_X %T7_W %T7_Y %T7_X %T6_W %T6_Y %T6_X %T5_W %T5_Y %T5_X %T4_X %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T4_Z = RECIP_IEEE_eg %T5_W, pred:%PRED_SEL_OFF %T3_W = RECIP_IEEE_eg %T6_W, pred:%PRED_SEL_OFF %T10_X = MUL %T5_X, %T4_Z, pred:%PRED_SEL_OFF, %T10_XYZW %T4_Y = RECIP_IEEE_eg %T7_W, pred:%PRED_SEL_OFF %T9_X = MUL %T6_X, %T3_W, pred:%PRED_SEL_OFF, %T9_XYZW %T4_Z = MUL %T5_Y, %T4_Z, pred:%PRED_SEL_OFF %T5_X = MUL %T7_X, %T4_Y, pred:%PRED_SEL_OFF, %T5_XYZW %T3_W = MUL %T6_Y, %T3_W, pred:%PRED_SEL_OFF %T10_Y = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T4_Y = MUL %T7_Y, %T4_Y, pred:%PRED_SEL_OFF %T10_Z = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW %T9_Y = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T5_Y = MOV %T4_Y, 0, pred:%noreg, %T5_XYZW %T3_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T10_W = MOV %T3_W, 0, pred:%noreg, %T10_XYZW %T5_Z = MOV %T4_Y, 0, pred:%noreg, %T5_XYZW %T9_W = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T4_Y = RECIP_IEEE_eg %T8_W, pred:%PRED_SEL_OFF %T6_X = MUL %T8_X, %T4_Y, pred:%PRED_SEL_OFF, %T6_XYZW %T5_W = MOV %T3_W, 0, pred:%noreg, %T5_XYZW %T4_Y = MUL %T8_Y, %T4_Y, pred:%PRED_SEL_OFF %T8_XYZW = TEX_SAMPLE %T10_XYZW, 3, 2 %T2_X = MUL %T8_X, %T2_X, pred:%PRED_SEL_OFF %T6_Y = MOV %T4_Y, 0, pred:%noreg, %T6_XYZW %T2_Y = MUL %T8_Y, %T2_Y, pred:%PRED_SEL_OFF %T7_XYZW = TEX_SAMPLE %T9_XYZW, 2, 2 %T2_X = MUL %T7_X, %T2_X, pred:%PRED_SEL_OFF %T6_Z = MOV %T4_Y, 0, pred:%noreg, %T6_XYZW %T4_Y = MUL %T7_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T8_Z, %T2_Z, pred:%PRED_SEL_OFF %T6_W = MOV %T3_W, 0, pred:%noreg, %T6_XYZW %T5_XYZW = TEX_SAMPLE %T5_XYZW, 1, 2 %T2_Z = MUL %T5_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T4_X, %C4_X, %C4_Y, pred:%PRED_SEL_OFF %T4_X = MUL %T5_Y, %T4_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T7_Z, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T5_Z, %T2_Y, pred:%PRED_SEL_OFF %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 4.000000e+00 %T4_Y = MUL %T2_Z, %T4_Z, pred:%PRED_SEL_OFF %T9_X = MUL %T4_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Z = MUL %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T9_Y = MOV %T4_Y, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T8_W, %T2_W, pred:%PRED_SEL_OFF, %T8_XYZW %T2_X = MOV %T2_X, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T2_Y = ADD %T2_Y, %T3_W, pred:%PRED_SEL_OFF %T4_XYZW = TEX_SAMPLE %T6_XYZW, 0, 2 %T6_Y = MUL %T9_Y, %T4_X, pred:%PRED_SEL_OFF %T6_X = MUL %T7_W, %T2_W, pred:%PRED_SEL_OFF, %T7_XYZW %T2_W = ADD %T6_Y, %T3_X, pred:%PRED_SEL_OFF %T3_X = MOV %T9_X, 1, pred:%PRED_SEL_OFF %T6_Y = MUL %T3_X, %T4_Y, pred:%PRED_SEL_OFF %T3_X = MUL %C5_X, %T2_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_W, %T2_X, %T3_X, pred:%PRED_SEL_OFF %T3_X = MUL %T5_W, %T6_X, pred:%PRED_SEL_OFF, %T5_XYZW %T3_X = MUL %T3_X, %T3_W, pred:%PRED_SEL_OFF %T3_Y = ADD %T6_Y, %T3_Y, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_Z = MUL %T2_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_W = MUL %C5_Y, %T2_Y, pred:%PRED_SEL_OFF %T3_Y = MULADD_eg %T3_Y, %T2_X, %T3_W, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %T3_Z, pred:%PRED_SEL_OFF %T2_Y = MUL %C5_Z, %T2_Y, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %T2_X, %T2_Y, pred:%PRED_SEL_OFF %T2_X = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_Y, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T4_W, %T2_W, pred:%PRED_SEL_OFF, %T4_XYZW %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 290 dw -- 11 gprs --------------------- E 0000 0000000A ALU ADDR:20 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A1340000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:78 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0035 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0043 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 40946B90 INST:0xd7 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0059 60946B90 * INST:0xd7 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 00946B10 INST:0xd6 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 20946B10 INST:0xd6 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0067 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 40B46B90 INST:0xd7 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 60B46B90 * INST:0xd7 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 00B46B10 INST:0xd6 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 20B46B10 INST:0xd6 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 40D46B90 INST:0xd7 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 80388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0091 60D46B90 * INST:0xd7 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00D46B10 INST:0xd6 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 00388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 20D46B10 INST:0xd6 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 00388400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0097 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 80388000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:452 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 0038A400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 0038A000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 0038A400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0105 40F46B90 INST:0xd7 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 8038A000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 60F46B90 * INST:0xd7 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 0038A400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 00F46B10 INST:0xd6 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 0038A000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 20F46B10 INST:0xd6 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 0038A400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 8038A000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:453 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 0038C400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:454 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 0038C000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:454 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 0038C400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:454 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 41146B90 INST:0xd7 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 8038C000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:454 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0123 61146B90 * INST:0xd7 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 0038C400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:454 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 01146B10 INST:0xd6 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 0038C000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:454 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 21146B10 INST:0xd6 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 0038C400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:454 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 0038C000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:454 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 80000C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0133 40804310 * INST:0x86 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 001FE005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 01400090 INST:0x1 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 80000C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0137 60604310 * INST:0x86 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 001FE006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 01200090 INST:0x1 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 01008405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 40800090 INST:0x1 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 80000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0143 20804310 * INST:0x86 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 001FE007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 00A00090 INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0147 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 01806406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 60600090 INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 801FE407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0153 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 000000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 60600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0161 20A00C90 * INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0167 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 80000C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0169 20804310 * INST:0x86 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 001FE008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 001FE408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0173 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0175 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 00000058 TEX/VTX ADDR:176 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0176 000A0510 INST:0x10 RESOURCE_ID:5 SRC(GPR:10 REL:0) 0177 F00D1008 DST(GPR:8 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0178 68818000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:3 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0179 00000000 0004 0000005A ALU ADDR:180 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0080000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:3 0180 00004008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 80804408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0185 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 0000005E TEX/VTX ADDR:188 0007 80400000 TEX/VTX INST:0x1 COUNT:1 0188 00090410 INST:0x10 RESOURCE_ID:4 SRC(GPR:9 REL:0) 0189 F00D1007 DST(GPR:7 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0190 68810000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:2 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0191 00000000 0008 00000060 ALU ADDR:192 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0009 A0100000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:5 0192 00004007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00804407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 20880090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 81004808 SRC0(SEL:8 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0201 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00000066 TEX/VTX ADDR:204 0011 80400000 TEX/VTX INST:0x1 COUNT:1 0204 00050310 INST:0x10 RESOURCE_ID:3 SRC(GPR:5 REL:0) 0205 F00D1005 DST(GPR:5 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0206 68808000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:1 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0207 00000000 0012 40000068 ALU ADDR:208 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0013 A0380000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:15 0208 00108004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:132 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 00528484 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:4 SRC2(SEL:132 REL:0 CHAN:1 NEG:0) 0210 00804807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0211 204C0090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:3 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 00004005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 40400090 INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 80808405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0215 00800090 * INST:0x1 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 009FC805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 800000FD SRC0(SEL:253 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 40800000 4.000000 (1082130432) 0222 011FC004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 01200090 INST:0x1 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 011FC802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 811FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 40400090 * INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 A1200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 81804C08 SRC0(SEL:8 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0233 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0235 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 818064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 20400010 * INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00000078 TEX/VTX ADDR:240 0015 80400000 TEX/VTX INST:0x1 COUNT:1 0240 00060210 INST:0x10 RESOURCE_ID:2 SRC(GPR:6 REL:0) 0241 F00D1004 DST(GPR:4 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0242 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0243 00000000 0016 4000007A ALU ADDR:244 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0017 A0580000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:23 0244 01804C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 80008409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:4 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0247 20C00090 * INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 00000009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 800064FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 60400010 * INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 00804085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0253 00640090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 808080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0255 20C00090 * INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 0000CC05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0258 80004C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 604280FE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0260 018060FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:3 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 00806406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 20600010 INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0265 C0400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 010088FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 40400090 INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 80804485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 00004403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 20628CFE INST:0x14 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0272 010068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0273 40400010 INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0274 80804885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0279 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0280 000048FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0281 404280FF INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0282 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0285 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 819FCC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0019 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL IN[3] DCL IN[4] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL OUT[6], GENERIC[2] DCL OUT[7], GENERIC[3] DCL CONST[0..8] DCL CONST[10..26] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[4], IN[0].xxxx, CONST[12] 13: MAD TEMP[4], IN[0].yyyy, CONST[13], TEMP[4] 14: MAD TEMP[4], IN[0].zzzz, CONST[14], TEMP[4] 15: MAD TEMP[4], IN[0].wwww, CONST[15], TEMP[4] 16: DP3 TEMP[5].x, TEMP[4], TEMP[4] 17: RSQ TEMP[5].x, TEMP[5] 18: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 19: SUB TEMP[5], CONST[10], TEMP[6] 20: DP3 TEMP[7].x, TEMP[5], TEMP[5] 21: RSQ TEMP[7].x, TEMP[7] 22: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 23: DP3 TEMP[1].x, TEMP[0], CONST[10] 24: DP3 TEMP[1].y, TEMP[0], TEMP[5] 25: LIT TEMP[8], TEMP[1] 26: ADD TEMP[2], CONST[16], TEMP[2] 27: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, CONST[17], TEMP[2] 28: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[18], TEMP[3] 29: ABS OUT[3].x, TEMP[4].zzzz 30: MOV OUT[3].yzw, IMM[0].xxxy 31: MOV OUT[4], IN[2] 32: MOV OUT[5], IN[3] 33: DP4 TEMP[8].x, TEMP[4], CONST[19] 34: DP4 TEMP[8].y, TEMP[4], CONST[20] 35: DP4 TEMP[8].z, TEMP[4], CONST[21] 36: DP4 TEMP[8].w, TEMP[4], CONST[22] 37: MUL TEMP[1], TEMP[8].xxxx, CONST[23] 38: MAD TEMP[1], TEMP[8].yyyy, CONST[24], TEMP[1] 39: MAD TEMP[1], TEMP[8].zzzz, CONST[25], TEMP[1] 40: MAD OUT[6], TEMP[8].wwww, CONST[26], TEMP[1] 41: MOV OUT[7], IN[4] 42: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.R600.load.input(i32 16) %13 = call float @llvm.R600.load.input(i32 17) %14 = call float @llvm.R600.load.input(i32 18) %15 = call float @llvm.R600.load.input(i32 19) %16 = call float @llvm.R600.load.input(i32 20) %17 = call float @llvm.R600.load.input(i32 21) %18 = call float @llvm.R600.load.input(i32 22) %19 = call float @llvm.R600.load.input(i32 23) %20 = call float @llvm.AMDGPU.load.const(i32 0) %21 = call float @llvm.AMDGPU.mul(float %0, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 1) %23 = call float @llvm.AMDGPU.mul(float %0, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 2) %25 = call float @llvm.AMDGPU.mul(float %0, float %24) %26 = call float @llvm.AMDGPU.load.const(i32 3) %27 = call float @llvm.AMDGPU.mul(float %0, float %26) %28 = call float @llvm.AMDGPU.load.const(i32 4) %29 = call float @llvm.AMDIL.mad.(float %1, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 5) %31 = call float @llvm.AMDIL.mad.(float %1, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 6) %33 = call float @llvm.AMDIL.mad.(float %1, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 7) %35 = call float @llvm.AMDIL.mad.(float %1, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 8) %37 = call float @llvm.AMDIL.mad.(float %2, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 9) %39 = call float @llvm.AMDIL.mad.(float %2, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 10) %41 = call float @llvm.AMDIL.mad.(float %2, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 11) %43 = call float @llvm.AMDIL.mad.(float %2, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 12) %45 = call float @llvm.AMDIL.mad.(float %3, float %44, float %37) %46 = call float @llvm.AMDGPU.load.const(i32 13) %47 = call float @llvm.AMDIL.mad.(float %3, float %46, float %39) %48 = call float @llvm.AMDGPU.load.const(i32 14) %49 = call float @llvm.AMDIL.mad.(float %3, float %48, float %41) %50 = call float @llvm.AMDGPU.load.const(i32 15) %51 = call float @llvm.AMDIL.mad.(float %3, float %50, float %43) %52 = call float @llvm.AMDGPU.load.const(i32 16) %53 = call float @llvm.AMDGPU.load.const(i32 17) %54 = call float @llvm.AMDGPU.load.const(i32 18) %55 = insertelement <4 x float> undef, float %4, i32 0 %56 = insertelement <4 x float> %55, float %5, i32 1 %57 = insertelement <4 x float> %56, float %6, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = insertelement <4 x float> undef, float %52, i32 0 %60 = insertelement <4 x float> %59, float %53, i32 1 %61 = insertelement <4 x float> %60, float %54, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = call float @llvm.AMDGPU.dp4(<4 x float> %58, <4 x float> %62) %64 = call float @llvm.AMDGPU.load.const(i32 20) %65 = call float @llvm.AMDGPU.load.const(i32 21) %66 = call float @llvm.AMDGPU.load.const(i32 22) %67 = insertelement <4 x float> undef, float %4, i32 0 %68 = insertelement <4 x float> %67, float %5, i32 1 %69 = insertelement <4 x float> %68, float %6, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = insertelement <4 x float> undef, float %64, i32 0 %72 = insertelement <4 x float> %71, float %65, i32 1 %73 = insertelement <4 x float> %72, float %66, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = call float @llvm.AMDGPU.dp4(<4 x float> %70, <4 x float> %74) %76 = call float @llvm.AMDGPU.load.const(i32 24) %77 = call float @llvm.AMDGPU.load.const(i32 25) %78 = call float @llvm.AMDGPU.load.const(i32 26) %79 = insertelement <4 x float> undef, float %4, i32 0 %80 = insertelement <4 x float> %79, float %5, i32 1 %81 = insertelement <4 x float> %80, float %6, i32 2 %82 = insertelement <4 x float> %81, float 0.000000e+00, i32 3 %83 = insertelement <4 x float> undef, float %76, i32 0 %84 = insertelement <4 x float> %83, float %77, i32 1 %85 = insertelement <4 x float> %84, float %78, i32 2 %86 = insertelement <4 x float> %85, float 0.000000e+00, i32 3 %87 = call float @llvm.AMDGPU.dp4(<4 x float> %82, <4 x float> %86) %88 = call float @llvm.AMDGPU.load.const(i32 28) %89 = call float @llvm.AMDGPU.load.const(i32 32) %90 = call float @llvm.AMDGPU.load.const(i32 33) %91 = call float @llvm.AMDGPU.load.const(i32 34) %92 = call float @llvm.AMDGPU.load.const(i32 35) %93 = call float @llvm.AMDIL.clamp.(float %89, float 0.000000e+00, float 1.000000e+00) %94 = call float @llvm.AMDIL.clamp.(float %90, float 0.000000e+00, float 1.000000e+00) %95 = call float @llvm.AMDIL.clamp.(float %91, float 0.000000e+00, float 1.000000e+00) %96 = call float @llvm.AMDIL.clamp.(float %92, float 0.000000e+00, float 1.000000e+00) %97 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %98 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %99 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %100 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDGPU.load.const(i32 48) %102 = call float @llvm.AMDGPU.mul(float %0, float %101) %103 = call float @llvm.AMDGPU.load.const(i32 49) %104 = call float @llvm.AMDGPU.mul(float %0, float %103) %105 = call float @llvm.AMDGPU.load.const(i32 50) %106 = call float @llvm.AMDGPU.mul(float %0, float %105) %107 = call float @llvm.AMDGPU.load.const(i32 51) %108 = call float @llvm.AMDGPU.mul(float %0, float %107) %109 = call float @llvm.AMDGPU.load.const(i32 52) %110 = call float @llvm.AMDIL.mad.(float %1, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 53) %112 = call float @llvm.AMDIL.mad.(float %1, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 54) %114 = call float @llvm.AMDIL.mad.(float %1, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 55) %116 = call float @llvm.AMDIL.mad.(float %1, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 56) %118 = call float @llvm.AMDIL.mad.(float %2, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 57) %120 = call float @llvm.AMDIL.mad.(float %2, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 58) %122 = call float @llvm.AMDIL.mad.(float %2, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 59) %124 = call float @llvm.AMDIL.mad.(float %2, float %123, float %116) %125 = call float @llvm.AMDGPU.load.const(i32 60) %126 = call float @llvm.AMDIL.mad.(float %3, float %125, float %118) %127 = call float @llvm.AMDGPU.load.const(i32 61) %128 = call float @llvm.AMDIL.mad.(float %3, float %127, float %120) %129 = call float @llvm.AMDGPU.load.const(i32 62) %130 = call float @llvm.AMDIL.mad.(float %3, float %129, float %122) %131 = call float @llvm.AMDGPU.load.const(i32 63) %132 = call float @llvm.AMDIL.mad.(float %3, float %131, float %124) %133 = insertelement <4 x float> undef, float %126, i32 0 %134 = insertelement <4 x float> %133, float %128, i32 1 %135 = insertelement <4 x float> %134, float %130, i32 2 %136 = insertelement <4 x float> %135, float 0.000000e+00, i32 3 %137 = insertelement <4 x float> undef, float %126, i32 0 %138 = insertelement <4 x float> %137, float %128, i32 1 %139 = insertelement <4 x float> %138, float %130, i32 2 %140 = insertelement <4 x float> %139, float 0.000000e+00, i32 3 %141 = call float @llvm.AMDGPU.dp4(<4 x float> %136, <4 x float> %140) %142 = call float @llvm.AMDIL.fabs.(float %141) %143 = call float @llvm.AMDGPU.rsq(float %142) %144 = call float @llvm.AMDGPU.mul(float %126, float %143) %145 = call float @llvm.AMDGPU.mul(float %128, float %143) %146 = call float @llvm.AMDGPU.mul(float %130, float %143) %147 = call float @llvm.AMDGPU.mul(float %132, float %143) %148 = call float @llvm.AMDGPU.load.const(i32 40) %149 = fsub float %148, %144 %150 = call float @llvm.AMDGPU.load.const(i32 41) %151 = fsub float %150, %145 %152 = call float @llvm.AMDGPU.load.const(i32 42) %153 = fsub float %152, %146 %154 = call float @llvm.AMDGPU.load.const(i32 43) %155 = fsub float %154, %147 %156 = insertelement <4 x float> undef, float %149, i32 0 %157 = insertelement <4 x float> %156, float %151, i32 1 %158 = insertelement <4 x float> %157, float %153, i32 2 %159 = insertelement <4 x float> %158, float 0.000000e+00, i32 3 %160 = insertelement <4 x float> undef, float %149, i32 0 %161 = insertelement <4 x float> %160, float %151, i32 1 %162 = insertelement <4 x float> %161, float %153, i32 2 %163 = insertelement <4 x float> %162, float 0.000000e+00, i32 3 %164 = call float @llvm.AMDGPU.dp4(<4 x float> %159, <4 x float> %163) %165 = call float @llvm.AMDIL.fabs.(float %164) %166 = call float @llvm.AMDGPU.rsq(float %165) %167 = call float @llvm.AMDGPU.mul(float %149, float %166) %168 = call float @llvm.AMDGPU.mul(float %151, float %166) %169 = call float @llvm.AMDGPU.mul(float %153, float %166) %170 = call float @llvm.AMDGPU.mul(float %155, float %166) %171 = call float @llvm.AMDGPU.load.const(i32 40) %172 = call float @llvm.AMDGPU.load.const(i32 41) %173 = call float @llvm.AMDGPU.load.const(i32 42) %174 = insertelement <4 x float> undef, float %63, i32 0 %175 = insertelement <4 x float> %174, float %75, i32 1 %176 = insertelement <4 x float> %175, float %87, i32 2 %177 = insertelement <4 x float> %176, float 0.000000e+00, i32 3 %178 = insertelement <4 x float> undef, float %171, i32 0 %179 = insertelement <4 x float> %178, float %172, i32 1 %180 = insertelement <4 x float> %179, float %173, i32 2 %181 = insertelement <4 x float> %180, float 0.000000e+00, i32 3 %182 = call float @llvm.AMDGPU.dp4(<4 x float> %177, <4 x float> %181) %183 = insertelement <4 x float> undef, float %63, i32 0 %184 = insertelement <4 x float> %183, float %75, i32 1 %185 = insertelement <4 x float> %184, float %87, i32 2 %186 = insertelement <4 x float> %185, float 0.000000e+00, i32 3 %187 = insertelement <4 x float> undef, float %167, i32 0 %188 = insertelement <4 x float> %187, float %168, i32 1 %189 = insertelement <4 x float> %188, float %169, i32 2 %190 = insertelement <4 x float> %189, float 0.000000e+00, i32 3 %191 = call float @llvm.AMDGPU.dp4(<4 x float> %186, <4 x float> %190) %192 = call float @llvm.AMDIL.max.(float %182, float 0.000000e+00) %193 = call float @llvm.AMDIL.max.(float %191, float 0.000000e+00) %194 = call float @llvm.pow.f32(float %193, float %88) %195 = fcmp ult float %182, 0.000000e+00 %196 = select i1 %195, float 0.000000e+00, float %194 %197 = call float @llvm.AMDGPU.load.const(i32 64) %198 = fadd float %197, %89 %199 = call float @llvm.AMDGPU.load.const(i32 65) %200 = fadd float %199, %90 %201 = call float @llvm.AMDGPU.load.const(i32 66) %202 = fadd float %201, %91 %203 = call float @llvm.AMDGPU.load.const(i32 67) %204 = fadd float %203, %92 %205 = call float @llvm.AMDGPU.load.const(i32 68) %206 = call float @llvm.AMDIL.mad.(float %192, float %205, float %198) %207 = call float @llvm.AMDGPU.load.const(i32 69) %208 = call float @llvm.AMDIL.mad.(float %192, float %207, float %200) %209 = call float @llvm.AMDGPU.load.const(i32 70) %210 = call float @llvm.AMDIL.mad.(float %192, float %209, float %202) %211 = call float @llvm.AMDIL.clamp.(float %206, float 0.000000e+00, float 1.000000e+00) %212 = call float @llvm.AMDIL.clamp.(float %208, float 0.000000e+00, float 1.000000e+00) %213 = call float @llvm.AMDIL.clamp.(float %210, float 0.000000e+00, float 1.000000e+00) %214 = call float @llvm.AMDGPU.load.const(i32 72) %215 = call float @llvm.AMDIL.mad.(float %196, float %214, float 0.000000e+00) %216 = call float @llvm.AMDGPU.load.const(i32 73) %217 = call float @llvm.AMDIL.mad.(float %196, float %216, float 0.000000e+00) %218 = call float @llvm.AMDGPU.load.const(i32 74) %219 = call float @llvm.AMDIL.mad.(float %196, float %218, float 0.000000e+00) %220 = call float @llvm.AMDIL.clamp.(float %215, float 0.000000e+00, float 1.000000e+00) %221 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %222 = call float @llvm.AMDIL.clamp.(float %219, float 0.000000e+00, float 1.000000e+00) %223 = call float @llvm.AMDIL.fabs.(float %130) %224 = call float @llvm.AMDGPU.load.const(i32 76) %225 = call float @llvm.AMDGPU.load.const(i32 77) %226 = call float @llvm.AMDGPU.load.const(i32 78) %227 = call float @llvm.AMDGPU.load.const(i32 79) %228 = insertelement <4 x float> undef, float %126, i32 0 %229 = insertelement <4 x float> %228, float %128, i32 1 %230 = insertelement <4 x float> %229, float %130, i32 2 %231 = insertelement <4 x float> %230, float %132, i32 3 %232 = insertelement <4 x float> undef, float %224, i32 0 %233 = insertelement <4 x float> %232, float %225, i32 1 %234 = insertelement <4 x float> %233, float %226, i32 2 %235 = insertelement <4 x float> %234, float %227, i32 3 %236 = call float @llvm.AMDGPU.dp4(<4 x float> %231, <4 x float> %235) %237 = call float @llvm.AMDGPU.load.const(i32 80) %238 = call float @llvm.AMDGPU.load.const(i32 81) %239 = call float @llvm.AMDGPU.load.const(i32 82) %240 = call float @llvm.AMDGPU.load.const(i32 83) %241 = insertelement <4 x float> undef, float %126, i32 0 %242 = insertelement <4 x float> %241, float %128, i32 1 %243 = insertelement <4 x float> %242, float %130, i32 2 %244 = insertelement <4 x float> %243, float %132, i32 3 %245 = insertelement <4 x float> undef, float %237, i32 0 %246 = insertelement <4 x float> %245, float %238, i32 1 %247 = insertelement <4 x float> %246, float %239, i32 2 %248 = insertelement <4 x float> %247, float %240, i32 3 %249 = call float @llvm.AMDGPU.dp4(<4 x float> %244, <4 x float> %248) %250 = call float @llvm.AMDGPU.load.const(i32 84) %251 = call float @llvm.AMDGPU.load.const(i32 85) %252 = call float @llvm.AMDGPU.load.const(i32 86) %253 = call float @llvm.AMDGPU.load.const(i32 87) %254 = insertelement <4 x float> undef, float %126, i32 0 %255 = insertelement <4 x float> %254, float %128, i32 1 %256 = insertelement <4 x float> %255, float %130, i32 2 %257 = insertelement <4 x float> %256, float %132, i32 3 %258 = insertelement <4 x float> undef, float %250, i32 0 %259 = insertelement <4 x float> %258, float %251, i32 1 %260 = insertelement <4 x float> %259, float %252, i32 2 %261 = insertelement <4 x float> %260, float %253, i32 3 %262 = call float @llvm.AMDGPU.dp4(<4 x float> %257, <4 x float> %261) %263 = call float @llvm.AMDGPU.load.const(i32 88) %264 = call float @llvm.AMDGPU.load.const(i32 89) %265 = call float @llvm.AMDGPU.load.const(i32 90) %266 = call float @llvm.AMDGPU.load.const(i32 91) %267 = insertelement <4 x float> undef, float %126, i32 0 %268 = insertelement <4 x float> %267, float %128, i32 1 %269 = insertelement <4 x float> %268, float %130, i32 2 %270 = insertelement <4 x float> %269, float %132, i32 3 %271 = insertelement <4 x float> undef, float %263, i32 0 %272 = insertelement <4 x float> %271, float %264, i32 1 %273 = insertelement <4 x float> %272, float %265, i32 2 %274 = insertelement <4 x float> %273, float %266, i32 3 %275 = call float @llvm.AMDGPU.dp4(<4 x float> %270, <4 x float> %274) %276 = call float @llvm.AMDGPU.load.const(i32 92) %277 = call float @llvm.AMDGPU.mul(float %236, float %276) %278 = call float @llvm.AMDGPU.load.const(i32 93) %279 = call float @llvm.AMDGPU.mul(float %236, float %278) %280 = call float @llvm.AMDGPU.load.const(i32 94) %281 = call float @llvm.AMDGPU.mul(float %236, float %280) %282 = call float @llvm.AMDGPU.load.const(i32 95) %283 = call float @llvm.AMDGPU.mul(float %236, float %282) %284 = call float @llvm.AMDGPU.load.const(i32 96) %285 = call float @llvm.AMDIL.mad.(float %249, float %284, float %277) %286 = call float @llvm.AMDGPU.load.const(i32 97) %287 = call float @llvm.AMDIL.mad.(float %249, float %286, float %279) %288 = call float @llvm.AMDGPU.load.const(i32 98) %289 = call float @llvm.AMDIL.mad.(float %249, float %288, float %281) %290 = call float @llvm.AMDGPU.load.const(i32 99) %291 = call float @llvm.AMDIL.mad.(float %249, float %290, float %283) %292 = call float @llvm.AMDGPU.load.const(i32 100) %293 = call float @llvm.AMDIL.mad.(float %262, float %292, float %285) %294 = call float @llvm.AMDGPU.load.const(i32 101) %295 = call float @llvm.AMDIL.mad.(float %262, float %294, float %287) %296 = call float @llvm.AMDGPU.load.const(i32 102) %297 = call float @llvm.AMDIL.mad.(float %262, float %296, float %289) %298 = call float @llvm.AMDGPU.load.const(i32 103) %299 = call float @llvm.AMDIL.mad.(float %262, float %298, float %291) %300 = call float @llvm.AMDGPU.load.const(i32 104) %301 = call float @llvm.AMDIL.mad.(float %275, float %300, float %293) %302 = call float @llvm.AMDGPU.load.const(i32 105) %303 = call float @llvm.AMDIL.mad.(float %275, float %302, float %295) %304 = call float @llvm.AMDGPU.load.const(i32 106) %305 = call float @llvm.AMDIL.mad.(float %275, float %304, float %297) %306 = call float @llvm.AMDGPU.load.const(i32 107) %307 = call float @llvm.AMDIL.mad.(float %275, float %306, float %299) call void @llvm.AMDGPU.store.output(float %45, i32 4) call void @llvm.AMDGPU.store.output(float %47, i32 5) call void @llvm.AMDGPU.store.output(float %49, i32 6) call void @llvm.AMDGPU.store.output(float %51, i32 7) call void @llvm.AMDGPU.store.output(float %211, i32 8) call void @llvm.AMDGPU.store.output(float %212, i32 9) call void @llvm.AMDGPU.store.output(float %213, i32 10) call void @llvm.AMDGPU.store.output(float %96, i32 11) call void @llvm.AMDGPU.store.output(float %220, i32 12) call void @llvm.AMDGPU.store.output(float %221, i32 13) call void @llvm.AMDGPU.store.output(float %222, i32 14) call void @llvm.AMDGPU.store.output(float %100, i32 15) call void @llvm.AMDGPU.store.output(float %223, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) call void @llvm.AMDGPU.store.output(float %12, i32 24) call void @llvm.AMDGPU.store.output(float %13, i32 25) call void @llvm.AMDGPU.store.output(float %14, i32 26) call void @llvm.AMDGPU.store.output(float %15, i32 27) call void @llvm.AMDGPU.store.output(float %301, i32 28) call void @llvm.AMDGPU.store.output(float %303, i32 29) call void @llvm.AMDGPU.store.output(float %305, i32 30) call void @llvm.AMDGPU.store.output(float %307, i32 31) call void @llvm.AMDGPU.store.output(float %16, i32 32) call void @llvm.AMDGPU.store.output(float %17, i32 33) call void @llvm.AMDGPU.store.output(float %18, i32 34) call void @llvm.AMDGPU.store.output(float %19, i32 35) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T5_W in %vreg0, %T5_Z in %vreg1, %T5_Y in %vreg2, %T5_X in %vreg3, %T4_W in %vreg4, %T4_Z in %vreg5, %T4_Y in %vreg6, %T4_X in %vreg7, %T3_W in %vreg8, %T3_Z in %vreg9, %T3_Y in %vreg10, %T3_X in %vreg11, %T2_Z in %vreg12, %T2_Y in %vreg13, %T2_X in %vreg14, %T1_W in %vreg15, %T1_Z in %vreg16, %T1_Y in %vreg17, %T1_X in %vreg18 Function Live Outs: %T8_W %T8_Z %T8_Y %T8_X %T7_W %T7_Z %T7_Y %T7_X %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T9_W = MOV %T1_X, 0, pred:%noreg %T9_Z = MOV %T1_Y, 0, pred:%noreg %T9_Y = MOV %T1_Z, 0, pred:%noreg %T7_Z = MOV %T1_W, 0, pred:%noreg %T1_X = MOV %T2_X, 0, pred:%noreg, %T1_XYZW %T9_X = MOV %T3_X, 0, pred:%noreg %T7_W = MOV %T3_Y, 0, pred:%noreg %T7_Y = MOV %T3_Z, 0, pred:%noreg %T7_X = MOV %T3_W, 0, pred:%noreg %T6_X = MOV %T4_X, 0, pred:%noreg %T6_Y = MOV %T4_Y, 0, pred:%noreg %T6_Z = MOV %T4_Z, 0, pred:%noreg %T6_W = MOV %T4_W, 0, pred:%noreg %T8_X = MOV %T5_X, 0, pred:%noreg %T8_Y = MOV %T5_Y, 0, pred:%noreg %T8_Z = MOV %T5_Z, 0, pred:%noreg %T8_W = MOV %T5_W, 0, pred:%noreg %T2_X = MUL %T9_W, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T9_Z, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T9_Y, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T9_W, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T9_Z, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T9_Y, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T9_W, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T9_Z, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T7_Z, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T9_Y, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T7_Z, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T7_Z, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T10_X = MOV %T3_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T3_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T3_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T3_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T2_X, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T4_X, 0, pred:%noreg, %T10_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T5_X = MOV %T10_X, 0, pred:%noreg, %T5_XYZW %T5_Y = MOV %T10_Y, 0, pred:%noreg, %T5_XYZW %T5_Z = MOV %T10_Z, 0, pred:%noreg, %T5_XYZW %T5_W = MOV %T10_W, 0, pred:%noreg, %T5_XYZW %T5_W = MOV %T4_Z, 0, pred:%noreg, %T5_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T5_X, %T5_Y, %T5_Z, %T5_W * %T2_X = DOT4_eg %T5_X, %T5_X, 40; flags: * %T2_Y = DOT4_eg %T5_Y, %T5_Y, 40; flags: * %T2_Z = DOT4_eg %T5_Z, %T5_Z, 40; flags: * %T2_W = DOT4_eg %T5_W, %T5_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T4_Y, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 128, pred:%PRED_SEL_OFF %T3_X = ADD %C10_X, %T3_X, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T4_W = ADD %C10_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T11_X = MOV %T3_X, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %T3_Y, 0, pred:%noreg, %T11_XYZW %T11_Z = MOV %T3_Z, 0, pred:%noreg, %T11_XYZW %T11_W = MOV %T3_W, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %T4_W, 0, pred:%noreg, %T11_XYZW %T4_Y = ADD %C10_Z, %T2_X, pred:%PRED_SEL_OFF %T11_Z = MOV %T4_Y, 0, pred:%noreg, %T11_XYZW %T11_W = MOV %T4_Z, 0, pred:%noreg, %T11_XYZW %T5_X = MOV %C4_X, 0, pred:%noreg, %T5_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T11_X, %T11_Y, %T11_Z, %T11_W * %T2_X = DOT4_eg %T11_X, %T11_X, 32; flags: * %T2_Y = DOT4_eg %T11_Y, %T11_Y, 40; flags: * %T2_Z = DOT4_eg %T11_Z, %T11_Z, 40; flags: * %T2_W = DOT4_eg %T11_W, %T11_W, 8; flags: %T5_Y = MOV %C4_Y, 0, pred:%noreg, %T5_XYZW %T12_X = MOV %C5_X, 0, pred:%noreg, %T12_XYZW %T1_Y = MOV %T2_Y, 0, pred:%noreg, %T1_XYZW %T12_Y = MOV %C5_Y, 0, pred:%noreg, %T12_XYZW %T11_X = MOV %C6_X, 0, pred:%noreg, %T11_XYZW %T5_Z = MOV %C4_Z, 0, pred:%noreg, %T5_XYZW %T1_Z = MOV %T2_Z, 0, pred:%noreg, %T1_XYZW %T2_X = MOV %T2_X, 256, pred:%PRED_SEL_OFF %T5_W = MOV %T4_Z, 0, pred:%noreg, %T5_XYZW %T12_Z = MOV %C5_Z, 0, pred:%noreg, %T12_XYZW %T11_Y = MOV %C6_Y, 0, pred:%noreg, %T11_XYZW %T13_X = RECIPSQRT_CLAMPED_eg %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T3_X, %T13_X, pred:%PRED_SEL_OFF, %T3_XYZW, %T2_XYZW %T4_W = MUL %T4_W, %T13_X, pred:%PRED_SEL_OFF %T1_W = MOV %T4_Z, 0, pred:%noreg, %T1_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T1_X, %T5_X, %T1_Y, %T5_Y, %T1_Z, %T5_Z, %T1_W, %T5_W * %T3_X = DOT4_eg %T1_X, %T5_X, 32; flags: * %T3_Y = DOT4_eg %T1_Y, %T5_Y, 40; flags: * %T3_Z = DOT4_eg %T1_Z, %T5_Z, 40; flags: * %T3_W = DOT4_eg %T1_W, %T5_W, 8; flags: %T11_Z = MOV %C6_Z, 0, pred:%noreg, %T11_XYZW %T4_Y = MUL %T4_Y, %T13_X, pred:%PRED_SEL_OFF %T12_W = MOV %T4_Z, 0, pred:%noreg, %T12_XYZW BUNDLE %T12_X, %T12_Y, %T12_Z, %T12_W, %T1_X, %T12_X, %T1_Y, %T12_Y, %T1_Z, %T12_Z, %T1_W, %T12_W * %T12_X = DOT4_eg %T1_X, %T12_X, 32; flags: * %T12_Y = DOT4_eg %T1_Y, %T12_Y, 40; flags: * %T12_Z = DOT4_eg %T1_Z, %T12_Z, 40; flags: * %T12_W = DOT4_eg %T1_W, %T12_W, 8; flags: %T12_Y = MUL %T9_W, %C0_X, pred:%PRED_SEL_OFF %T5_X = MOV %C10_X, 0, pred:%noreg, %T5_XYZW %T11_W = MOV %T4_Z, 0, pred:%noreg, %T11_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T1_X, %T11_X, %T1_Y, %T11_Y, %T1_Z, %T11_Z, %T1_W, %T11_W * %T1_X = DOT4_eg %T1_X, %T11_X, 32; flags: * %T1_Y = DOT4_eg %T1_Y, %T11_Y, 40; flags: * %T1_Z = DOT4_eg %T1_Z, %T11_Z, 40; flags: * %T1_W = DOT4_eg %T1_W, %T11_W, 8; flags: %T1_Y = MUL %T9_W, %C0_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T9_Z, %C1_X, %T12_Y, pred:%PRED_SEL_OFF %T3_Y = MOV %T12_X, 0, pred:%noreg, %T3_XYZW %T2_Y = MOV %T4_W, 0, pred:%noreg, %T2_XYZW %T5_Y = MOV %C10_Y, 0, pred:%noreg, %T5_XYZW %T1_W = MUL %T9_W, %C0_Z, pred:%PRED_SEL_OFF %T5_Z = MOV %C10_Z, 0, pred:%noreg, %T5_XYZW %T1_Y = MULADD_eg %T9_Z, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T9_Y, %C2_X, %T1_Z, pred:%PRED_SEL_OFF %T3_Z = MOV %T1_X, 0, pred:%noreg, %T3_XYZW %T2_Z = MOV %T4_Y, 0, pred:%noreg, %T2_XYZW %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T1_Z = MULADD_eg %T9_Z, %C1_Z, %T1_W, pred:%PRED_SEL_OFF %T5_W = MOV %T4_Z, 0, pred:%noreg, %T5_XYZW %T1_Y = MULADD_eg %T9_Y, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T7_Z, %C3_X, %T4_W, pred:%PRED_SEL_OFF %T4_Y = MUL %T9_W, %C0_W, pred:%PRED_SEL_OFF %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T3_X, %T2_X, %T3_Y, %T2_Y, %T3_Z, %T2_Z, %T3_W, %T2_W * %T1_X = DOT4_eg %T3_X, %T2_X, 40; flags: * %T1_Y = DOT4_eg %T3_Y, %T2_Y, 40; flags: * %T1_Z = DOT4_eg %T3_Z, %T2_Z, 40; flags: * %T1_W = DOT4_eg %T3_W, %T2_W, 0; flags: %T1_W = MAX %T1_W, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T5_X, %T3_Y, %T5_Y, %T3_Z, %T5_Z, %T3_W, %T5_W * %T2_X = DOT4_eg %T3_X, %T5_X, 40; flags: * %T2_Y = DOT4_eg %T3_Y, %T5_Y, 32; flags: * %T2_Z = DOT4_eg %T3_Z, %T5_Z, 40; flags: * %T2_W = DOT4_eg %T3_W, %T5_W, 8; flags: %T1_Z = MULADD_eg %T9_Y, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T9_Z, %C1_W, %T4_Y, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T7_Z, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T7_Z, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T9_Y, %C2_W, %T2_X, pred:%PRED_SEL_OFF %T3_Y = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T2_X = LOG_IEEE_eg %T1_W, pred:%PRED_SEL_OFF %T2_W = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T7_Z, %C3_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %C17_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C7_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_Z, %C17_Y, %T2_W, pred:%PRED_SEL_OFF %T3_Z = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %C17_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_X = EXP_IEEE_eg %T3_Y, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T3_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg %T5_X = MUL %T9_W, %C12_W, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T9_Z, %C13_W, %T5_X, pred:%PRED_SEL_OFF %T12_X = MOV %C19_X, 0, pred:%noreg, %T12_XYZW %T5_Y = MULADD_eg %T9_Y, %C14_W, %T5_X, pred:%PRED_SEL_OFF %T12_Y = MOV %C19_Y, 0, pred:%noreg, %T12_XYZW %T11_X = MOV %C20_X, 0, pred:%noreg, %T11_XYZW %T5_X = MOV %T9_X, 0, pred:%noreg %T12_Z = MOV %C19_Z, 0, pred:%noreg, %T12_XYZW %T11_Y = MOV %C20_Y, 0, pred:%noreg, %T11_XYZW %T7_Z = MULADD_eg %T7_Z, %C15_W, %T5_Y, pred:%PRED_SEL_OFF %T9_X = MOV %C21_X, 0, pred:%noreg, %T9_XYZW %T5_Y = MOV %T7_W, 0, pred:%noreg %T9_Y = MOV %C21_Y, 0, pred:%noreg, %T9_XYZW %T12_W = MOV %C19_W, 0, pred:%noreg, %T12_XYZW %T11_Z = MOV %C20_Z, 0, pred:%noreg, %T11_XYZW %T13_X = MOV %C22_X, 0, pred:%noreg, %T13_XYZW %T5_Z = MOV %T7_Y, 0, pred:%noreg %T13_Y = MOV %C22_Y, 0, pred:%noreg, %T13_XYZW %T9_Z = MOV %C21_Z, 0, pred:%noreg, %T9_XYZW %T11_W = MOV %C20_W, 0, pred:%noreg, %T11_XYZW %T5_W = MOV %T7_X, 0, pred:%noreg %T10_W = MOV %T7_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T10_X, %T12_X, %T10_Y, %T12_Y, %T10_Z, %T12_Z, %T10_W, %T12_W * %T7_X = DOT4_eg %T10_X, %T12_X, 40; flags: * %T7_Y = DOT4_eg %T10_Y, %T12_Y, 32; flags: * %T7_Z = DOT4_eg %T10_Z, %T12_Z, 40; flags: * %T7_W = DOT4_eg %T10_W, %T12_W, 8; flags: %T7_X = MUL %T7_Y, %C23_X, pred:%PRED_SEL_OFF %T13_Z = MOV %C22_Z, 0, pred:%noreg, %T13_XYZW %T9_W = MOV %C21_W, 0, pred:%noreg, %T9_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T10_X, %T11_X, %T10_Y, %T11_Y, %T10_Z, %T11_Z, %T10_W, %T11_W * %T7_X = DOT4_eg %T10_X, %T11_X, 40; flags: * %T7_Y = DOT4_eg %T10_Y, %T11_Y, 40; flags: * %T7_Z = DOT4_eg %T10_Z, %T11_Z, 32; flags: * %T7_W = DOT4_eg %T10_W, %T11_W, 8; flags: %T11_X = MUL %T7_Y, %C23_Y, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T7_Z, %C24_X, %T7_X, pred:%PRED_SEL_OFF %T13_W = MOV %C22_W, 0, pred:%noreg, %T13_XYZW BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T10_X, %T9_X, %T10_Y, %T9_Y, %T10_Z, %T9_Z, %T10_W, %T9_W * %T7_X = DOT4_eg %T10_X, %T9_X, 40; flags: * %T7_Y = DOT4_eg %T10_Y, %T9_Y, 40; flags: * %T7_Z = DOT4_eg %T10_Z, %T9_Z, 40; flags: * %T7_W = DOT4_eg %T10_W, %T9_W, 0; flags: %T9_Y = MULADD_eg %T7_Z, %C24_Y, %T11_X, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T7_W, %C25_X, %T7_X, pred:%PRED_SEL_OFF %T9_Z = MUL %T7_Y, %C23_Z, pred:%PRED_SEL_OFF BUNDLE %T9_X, %T9_Y, %T9_Z, %T9_W, %T10_X, %T13_X, %T10_Y, %T13_Y, %T10_Z, %T13_Z, %T10_W, %T13_W * %T9_X = DOT4_eg %T10_X, %T13_X, 32; flags: * %T9_Y = DOT4_eg %T10_Y, %T13_Y, 40; flags: * %T9_Z = DOT4_eg %T10_Z, %T13_Z, 40; flags: * %T9_W = DOT4_eg %T10_W, %T13_W, 8; flags: %T9_Z = MULADD_eg %T7_Z, %C24_Z, %T9_Z, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T9_X, %C26_X, %T7_X, pred:%PRED_SEL_OFF %T9_Y = MULADD_eg %T7_W, %C25_Y, %T9_Y, pred:%PRED_SEL_OFF %T7_Y = MUL %T7_Y, %C23_W, pred:%PRED_SEL_OFF %T9_Z = MULADD_eg %T7_W, %C25_Z, %T9_Z, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T7_Z, %C24_W, %T7_Y, pred:%PRED_SEL_OFF %T7_Y = MULADD_eg %T9_X, %C26_Y, %T9_Y, pred:%PRED_SEL_OFF %T7_W = MULADD_eg %T7_W, %C25_W, %T7_Z, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T9_X, %C26_Z, %T9_Z, pred:%PRED_SEL_OFF %T7_W = MULADD_eg %T9_X, %C26_W, %T7_W, pred:%PRED_SEL_OFF RETURN %T8_W, %T8_Z, %T8_Y, %T8_X, %T7_W, %T7_Z, %T7_Y, %T7_X, %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 446 dw -- 14 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000007 ALU ADDR:14 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1E80000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:123 0014 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00280C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 40E00C90 * INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 00E00C90 * INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 80000005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 01000C90 * INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 00118C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 00480090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00000405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00000805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 80000C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0049 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 8011A809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0052 0011C409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0054 80918C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 8091A809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0057 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0058 01118C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 8091C409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0061 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0062 0111A809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0063 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0064 8011E807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0065 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0066 0111C409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0068 8091E807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0070 0111E807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0072 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0087 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 00000C0A SRC0(SEL:10 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 0000A005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0097 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 009FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 801FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0103 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 801FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0119 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 019FC48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 60800010 INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0129 01600C90 * INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 61600C90 INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 801FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0135 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0137 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0141 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 0001600B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 0081640B SRC0(SEL:11 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0147 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0151 20A00C90 * INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 01800C90 INST:0x19 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 21800C90 * INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 01600C90 INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0163 40200C90 * INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 00400C91 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 41800C90 INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0171 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 01A04390 * INST:0x87 DST(SEL:13 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 001FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0179 60200C90 * INST:0x19 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 0000A001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 00605F10 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 0080A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:5 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 20605F00 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 0100A801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:5 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 0180A0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 60605F00 INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0189 41600C90 * INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 0001A404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:13 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 61800C90 * INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 00018001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 01805F10 INST:0xbe DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 00818401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 21805F00 INST:0xbe DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 01018801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:12 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 41805F00 INST:0xbe DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 61805F00 INST:0xbe DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 80100C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0203 21800090 * INST:0x1 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 0000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0207 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 00016001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0209 00205F10 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 00816401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0211 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 01016801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 60205F00 INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 80900C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0217 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 0000000C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0219 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00102809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 4022840C INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:1 NEG:0) 0222 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0223 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 0000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 81100C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 00902809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0230 8000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0231 40A00C90 * INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0232 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 00104409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 60828801 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0236 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 00904409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0240 01102809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 402A8C01 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0242 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0243 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0245 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 00106807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 002E8C04 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:3 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0248 01900C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0253 00205F00 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 00804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 01004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0258 81804CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60205F10 * INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 80000082 ALU ADDR:260 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A1700000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:93 0260 0000A003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 0080A403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:5 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 0100A803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:5 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0265 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 0180AC03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:5 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 81008C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 60200190 * INST:0x3 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 01902809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 00428404 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0272 01104409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0273 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0274 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 00906807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0278 81106807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 402288FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0280 81904409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 00628002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0282 00110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0283 20600010 INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 00910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0285 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 80000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 00404190 * INST:0x83 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 00122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0289 006A84FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0290 81906807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0291 60228003 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0292 00004087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0293 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0294 80922802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0295 60428C02 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0296 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0297 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0299 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 01122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0301 404288FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0302 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0303 00604090 * INST:0x81 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0305 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0306 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0307 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0308 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0309 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0310 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0311 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0312 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0313 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0314 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0315 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0316 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0317 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0318 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0319 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 81124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0321 60628804 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0322 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0323 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0324 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0325 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0326 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0327 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0328 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0329 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0331 E0600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 81918C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0333 00A00090 * INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0334 0191A809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:141 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0335 00A280FF INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0336 80000093 SRC0(SEL:147 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0337 01800C90 * INST:0x19 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0338 0191C409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:142 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0339 20A280FE INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0340 80000493 SRC0(SEL:147 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0341 21800C90 * INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0342 00000094 SRC0(SEL:148 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0343 01600C90 INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0344 00000494 SRC0(SEL:148 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0345 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0346 00000893 SRC0(SEL:147 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0347 41800C90 INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0348 80000009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0349 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0350 00000095 SRC0(SEL:149 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0351 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0352 00000C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0353 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0354 0191E807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0355 40E28405 INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0356 80000495 SRC0(SEL:149 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0357 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0358 00000894 SRC0(SEL:148 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0359 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0360 80000C93 SRC0(SEL:147 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0361 61800C90 * INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0362 00000096 SRC0(SEL:150 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0363 01A00C90 INST:0x19 DST(SEL:13 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0364 00000496 SRC0(SEL:150 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0365 21A00C90 INST:0x19 DST(SEL:13 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0366 00000407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0367 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0368 80000895 SRC0(SEL:149 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0369 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0370 00000C94 SRC0(SEL:148 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0371 61600C90 INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0372 80000007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0373 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0374 80000807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0375 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0376 0001800A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0377 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0378 0081840A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0379 20E05F10 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0380 0101880A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:12 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0381 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0382 81818CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:12 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0383 60E05F00 * INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0384 0012E0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:151 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0385 00E00090 INST:0x1 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0386 80000896 SRC0(SEL:150 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0387 41A00C90 * INST:0x19 DST(SEL:13 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0388 0001600A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:11 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0389 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0390 0081640A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:11 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0391 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0392 0101680A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:11 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0393 40E05F10 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0394 01816C0A SRC0(SEL:10 REL:0 CHAN:3 NEG:0) SRC1(SEL:11 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0395 60E05F00 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0396 80000C95 SRC0(SEL:149 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0397 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0398 0092E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0399 01600090 INST:0x1 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0400 801300FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:152 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0401 00E68007 * INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0402 0001200A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0403 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0404 0081240A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0405 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0406 0101280A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0407 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0408 01812C0A SRC0(SEL:10 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0409 60E05F10 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0410 80000C96 SRC0(SEL:150 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0411 61A00C90 * INST:0x19 DST(SEL:13 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0412 001320FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:153 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0413 00E68007 INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0414 80930807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0415 2122800B * INST:0x14 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:11 REL:0 CHAN:0 NEG:0) 0416 0001A00A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:13 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0417 01205F10 INST:0xbe DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0418 0081A40A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:13 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0419 21205F00 INST:0xbe DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0420 0101A80A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:13 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0421 41205F00 INST:0xbe DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0422 0181AC0A SRC0(SEL:10 REL:0 CHAN:3 NEG:0) SRC1(SEL:13 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0423 61205F00 INST:0xbe DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0424 8112E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0425 41200090 * INST:0x1 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0426 001340FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0427 00E28007 INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0428 81130807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0429 412280FF * INST:0x14 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0430 00932C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:153 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0431 21268409 INST:0x14 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0432 8192E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:151 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0433 20E00090 * INST:0x1 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0434 01132C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:153 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0435 41228809 INST:0x14 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0436 81930807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:152 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0437 40E680FF * INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0438 00934009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0439 20E28409 INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0440 81932C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:153 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0441 60E280FF * INST:0x14 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0442 01134009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0443 40E28809 INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0444 81934009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:154 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0445 60E28CFE * INST:0x14 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95230688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:4 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- bytecode 24 dw -- 6 gprs --------------------- E 0000 00000002 TEX/VTX ADDR:4 0001 80801000 TEX/VTX INST:0x2 COUNT:5 0004 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0005 8C151001 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:1 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0006 00080000 ENDIAN:0 OFFSET:0 0007 00000000 0008 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0009 8C151002 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:2 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:48 NUM:0 COMP:0 MODE:1) 0010 0008000C ENDIAN:0 OFFSET:12 0011 00000000 0012 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0013 87961003 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:3 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0014 0008001C ENDIAN:0 OFFSET:28 0015 00000000 0016 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0017 87961004 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:4 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0018 0008001C ENDIAN:0 OFFSET:28 0019 00000000 0020 7C000000 INST:0 FETCH_TYPE:0 BUFFER_ID:0 0021 87961005 SRC(GPR:0 SEL_X:0) MEGA_FETCH_COUNT:31 DST(GPR:5 SEL_X:0 SEL_Y:1 SEL_Z:4 SEL_W:5) USE_CONST_FIELDS:0 FORMAT(DATA:30 NUM:0 COMP:0 MODE:1) 0022 0008001C ENDIAN:0 OFFSET:28 0023 00000000 0002 00000000 CF ADDR:0 0003 85000000 CF INST:0x14 COND:0 POP_COUNT:0 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG DCL IN[0], COLOR, PERSPECTIVE DCL OUT[0], COLOR 0: MOV OUT[0], IN[0] 1: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 8) call void @llvm.AMDGPU.store.output(float %1, i32 9) call void @llvm.AMDGPU.store.output(float %2, i32 10) call void @llvm.AMDGPU.store.output(float %3, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 20 dw -- 3 gprs --------------------- E 0000 00000002 ALU ADDR:4 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A01C0000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:8 0004 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0005 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0007 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0011 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0019 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0003 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL OUT[0], POSITION DCL OUT[1], COLOR 0: MOV OUT[0], IN[0] 1: MOV OUT[1], IN[1] 2: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) call void @llvm.AMDGPU.store.output(float %0, i32 4) call void @llvm.AMDGPU.store.output(float %1, i32 5) call void @llvm.AMDGPU.store.output(float %2, i32 6) call void @llvm.AMDGPU.store.output(float %3, i32 7) call void @llvm.AMDGPU.store.output(float %4, i32 8) call void @llvm.AMDGPU.store.output(float %5, i32 9) call void @llvm.AMDGPU.store.output(float %6, i32 10) call void @llvm.AMDGPU.store.output(float %7, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T2_W in %vreg0, %T2_Z in %vreg1, %T2_Y in %vreg2, %T2_X in %vreg3, %T1_W in %vreg4, %T1_Z in %vreg5, %T1_Y in %vreg6, %T1_X in %vreg7 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X RETURN %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 6 dw -- 3 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0003 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0004 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0005 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL IN[3] DCL IN[4] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL OUT[5], GENERIC[1] DCL OUT[6], GENERIC[2] DCL OUT[7], GENERIC[3] DCL CONST[0..8] DCL CONST[10..34] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: MOV TEMP[1].w, CONST[7].xxxx 8: MOV TEMP[2], CONST[8] 9: MOV TEMP[3], IMM[0].xxxy 10: MOV_SAT OUT[1], TEMP[2] 11: MOV_SAT OUT[2], TEMP[3] 12: MUL TEMP[4], IN[0].xxxx, CONST[12] 13: MAD TEMP[4], IN[0].yyyy, CONST[13], TEMP[4] 14: MAD TEMP[4], IN[0].zzzz, CONST[14], TEMP[4] 15: MAD TEMP[4], IN[0].wwww, CONST[15], TEMP[4] 16: DP3 TEMP[5].x, TEMP[4], TEMP[4] 17: RSQ TEMP[5].x, TEMP[5] 18: MUL TEMP[6], TEMP[4], TEMP[5].xxxx 19: SUB TEMP[5], CONST[10], TEMP[6] 20: DP3 TEMP[7].x, TEMP[5], TEMP[5] 21: RSQ TEMP[7].x, TEMP[7] 22: MUL TEMP[5], TEMP[5], TEMP[7].xxxx 23: DP3 TEMP[1].x, TEMP[0], CONST[10] 24: DP3 TEMP[1].y, TEMP[0], TEMP[5] 25: LIT TEMP[8], TEMP[1] 26: ADD TEMP[2], CONST[16], TEMP[2] 27: MAD_SAT OUT[1].xyz, TEMP[8].yyyy, CONST[17], TEMP[2] 28: MAD_SAT OUT[2].xyz, TEMP[8].zzzz, CONST[18], TEMP[3] 29: ABS OUT[3].x, TEMP[4].zzzz 30: MOV OUT[3].yzw, IMM[0].xxxy 31: MUL TEMP[8], IN[2].xxxx, CONST[19] 32: MAD TEMP[8], IN[2].yyyy, CONST[20], TEMP[8] 33: MAD TEMP[8], IN[2].zzzz, CONST[21], TEMP[8] 34: MAD OUT[4], IN[2].wwww, CONST[22], TEMP[8] 35: MUL TEMP[8], IN[3].xxxx, CONST[23] 36: MAD TEMP[8], IN[3].yyyy, CONST[24], TEMP[8] 37: MAD TEMP[8], IN[3].zzzz, CONST[25], TEMP[8] 38: MAD OUT[5], IN[3].wwww, CONST[26], TEMP[8] 39: DP4 TEMP[8].x, TEMP[4], CONST[27] 40: DP4 TEMP[8].y, TEMP[4], CONST[28] 41: DP4 TEMP[8].z, TEMP[4], CONST[29] 42: DP4 TEMP[8].w, TEMP[4], CONST[30] 43: MUL TEMP[1], TEMP[8].xxxx, CONST[31] 44: MAD TEMP[1], TEMP[8].yyyy, CONST[32], TEMP[1] 45: MAD TEMP[1], TEMP[8].zzzz, CONST[33], TEMP[1] 46: MAD OUT[6], TEMP[8].wwww, CONST[34], TEMP[1] 47: MOV OUT[7], IN[4] 48: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.R600.load.input(i32 16) %13 = call float @llvm.R600.load.input(i32 17) %14 = call float @llvm.R600.load.input(i32 18) %15 = call float @llvm.R600.load.input(i32 19) %16 = call float @llvm.R600.load.input(i32 20) %17 = call float @llvm.R600.load.input(i32 21) %18 = call float @llvm.R600.load.input(i32 22) %19 = call float @llvm.R600.load.input(i32 23) %20 = call float @llvm.AMDGPU.load.const(i32 0) %21 = call float @llvm.AMDGPU.mul(float %0, float %20) %22 = call float @llvm.AMDGPU.load.const(i32 1) %23 = call float @llvm.AMDGPU.mul(float %0, float %22) %24 = call float @llvm.AMDGPU.load.const(i32 2) %25 = call float @llvm.AMDGPU.mul(float %0, float %24) %26 = call float @llvm.AMDGPU.load.const(i32 3) %27 = call float @llvm.AMDGPU.mul(float %0, float %26) %28 = call float @llvm.AMDGPU.load.const(i32 4) %29 = call float @llvm.AMDIL.mad.(float %1, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 5) %31 = call float @llvm.AMDIL.mad.(float %1, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 6) %33 = call float @llvm.AMDIL.mad.(float %1, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 7) %35 = call float @llvm.AMDIL.mad.(float %1, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 8) %37 = call float @llvm.AMDIL.mad.(float %2, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 9) %39 = call float @llvm.AMDIL.mad.(float %2, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 10) %41 = call float @llvm.AMDIL.mad.(float %2, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 11) %43 = call float @llvm.AMDIL.mad.(float %2, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 12) %45 = call float @llvm.AMDIL.mad.(float %3, float %44, float %37) %46 = call float @llvm.AMDGPU.load.const(i32 13) %47 = call float @llvm.AMDIL.mad.(float %3, float %46, float %39) %48 = call float @llvm.AMDGPU.load.const(i32 14) %49 = call float @llvm.AMDIL.mad.(float %3, float %48, float %41) %50 = call float @llvm.AMDGPU.load.const(i32 15) %51 = call float @llvm.AMDIL.mad.(float %3, float %50, float %43) %52 = call float @llvm.AMDGPU.load.const(i32 16) %53 = call float @llvm.AMDGPU.load.const(i32 17) %54 = call float @llvm.AMDGPU.load.const(i32 18) %55 = insertelement <4 x float> undef, float %4, i32 0 %56 = insertelement <4 x float> %55, float %5, i32 1 %57 = insertelement <4 x float> %56, float %6, i32 2 %58 = insertelement <4 x float> %57, float 0.000000e+00, i32 3 %59 = insertelement <4 x float> undef, float %52, i32 0 %60 = insertelement <4 x float> %59, float %53, i32 1 %61 = insertelement <4 x float> %60, float %54, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = call float @llvm.AMDGPU.dp4(<4 x float> %58, <4 x float> %62) %64 = call float @llvm.AMDGPU.load.const(i32 20) %65 = call float @llvm.AMDGPU.load.const(i32 21) %66 = call float @llvm.AMDGPU.load.const(i32 22) %67 = insertelement <4 x float> undef, float %4, i32 0 %68 = insertelement <4 x float> %67, float %5, i32 1 %69 = insertelement <4 x float> %68, float %6, i32 2 %70 = insertelement <4 x float> %69, float 0.000000e+00, i32 3 %71 = insertelement <4 x float> undef, float %64, i32 0 %72 = insertelement <4 x float> %71, float %65, i32 1 %73 = insertelement <4 x float> %72, float %66, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = call float @llvm.AMDGPU.dp4(<4 x float> %70, <4 x float> %74) %76 = call float @llvm.AMDGPU.load.const(i32 24) %77 = call float @llvm.AMDGPU.load.const(i32 25) %78 = call float @llvm.AMDGPU.load.const(i32 26) %79 = insertelement <4 x float> undef, float %4, i32 0 %80 = insertelement <4 x float> %79, float %5, i32 1 %81 = insertelement <4 x float> %80, float %6, i32 2 %82 = insertelement <4 x float> %81, float 0.000000e+00, i32 3 %83 = insertelement <4 x float> undef, float %76, i32 0 %84 = insertelement <4 x float> %83, float %77, i32 1 %85 = insertelement <4 x float> %84, float %78, i32 2 %86 = insertelement <4 x float> %85, float 0.000000e+00, i32 3 %87 = call float @llvm.AMDGPU.dp4(<4 x float> %82, <4 x float> %86) %88 = call float @llvm.AMDGPU.load.const(i32 28) %89 = call float @llvm.AMDGPU.load.const(i32 32) %90 = call float @llvm.AMDGPU.load.const(i32 33) %91 = call float @llvm.AMDGPU.load.const(i32 34) %92 = call float @llvm.AMDGPU.load.const(i32 35) %93 = call float @llvm.AMDIL.clamp.(float %89, float 0.000000e+00, float 1.000000e+00) %94 = call float @llvm.AMDIL.clamp.(float %90, float 0.000000e+00, float 1.000000e+00) %95 = call float @llvm.AMDIL.clamp.(float %91, float 0.000000e+00, float 1.000000e+00) %96 = call float @llvm.AMDIL.clamp.(float %92, float 0.000000e+00, float 1.000000e+00) %97 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %98 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %99 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %100 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDGPU.load.const(i32 48) %102 = call float @llvm.AMDGPU.mul(float %0, float %101) %103 = call float @llvm.AMDGPU.load.const(i32 49) %104 = call float @llvm.AMDGPU.mul(float %0, float %103) %105 = call float @llvm.AMDGPU.load.const(i32 50) %106 = call float @llvm.AMDGPU.mul(float %0, float %105) %107 = call float @llvm.AMDGPU.load.const(i32 51) %108 = call float @llvm.AMDGPU.mul(float %0, float %107) %109 = call float @llvm.AMDGPU.load.const(i32 52) %110 = call float @llvm.AMDIL.mad.(float %1, float %109, float %102) %111 = call float @llvm.AMDGPU.load.const(i32 53) %112 = call float @llvm.AMDIL.mad.(float %1, float %111, float %104) %113 = call float @llvm.AMDGPU.load.const(i32 54) %114 = call float @llvm.AMDIL.mad.(float %1, float %113, float %106) %115 = call float @llvm.AMDGPU.load.const(i32 55) %116 = call float @llvm.AMDIL.mad.(float %1, float %115, float %108) %117 = call float @llvm.AMDGPU.load.const(i32 56) %118 = call float @llvm.AMDIL.mad.(float %2, float %117, float %110) %119 = call float @llvm.AMDGPU.load.const(i32 57) %120 = call float @llvm.AMDIL.mad.(float %2, float %119, float %112) %121 = call float @llvm.AMDGPU.load.const(i32 58) %122 = call float @llvm.AMDIL.mad.(float %2, float %121, float %114) %123 = call float @llvm.AMDGPU.load.const(i32 59) %124 = call float @llvm.AMDIL.mad.(float %2, float %123, float %116) %125 = call float @llvm.AMDGPU.load.const(i32 60) %126 = call float @llvm.AMDIL.mad.(float %3, float %125, float %118) %127 = call float @llvm.AMDGPU.load.const(i32 61) %128 = call float @llvm.AMDIL.mad.(float %3, float %127, float %120) %129 = call float @llvm.AMDGPU.load.const(i32 62) %130 = call float @llvm.AMDIL.mad.(float %3, float %129, float %122) %131 = call float @llvm.AMDGPU.load.const(i32 63) %132 = call float @llvm.AMDIL.mad.(float %3, float %131, float %124) %133 = insertelement <4 x float> undef, float %126, i32 0 %134 = insertelement <4 x float> %133, float %128, i32 1 %135 = insertelement <4 x float> %134, float %130, i32 2 %136 = insertelement <4 x float> %135, float 0.000000e+00, i32 3 %137 = insertelement <4 x float> undef, float %126, i32 0 %138 = insertelement <4 x float> %137, float %128, i32 1 %139 = insertelement <4 x float> %138, float %130, i32 2 %140 = insertelement <4 x float> %139, float 0.000000e+00, i32 3 %141 = call float @llvm.AMDGPU.dp4(<4 x float> %136, <4 x float> %140) %142 = call float @llvm.AMDIL.fabs.(float %141) %143 = call float @llvm.AMDGPU.rsq(float %142) %144 = call float @llvm.AMDGPU.mul(float %126, float %143) %145 = call float @llvm.AMDGPU.mul(float %128, float %143) %146 = call float @llvm.AMDGPU.mul(float %130, float %143) %147 = call float @llvm.AMDGPU.mul(float %132, float %143) %148 = call float @llvm.AMDGPU.load.const(i32 40) %149 = fsub float %148, %144 %150 = call float @llvm.AMDGPU.load.const(i32 41) %151 = fsub float %150, %145 %152 = call float @llvm.AMDGPU.load.const(i32 42) %153 = fsub float %152, %146 %154 = call float @llvm.AMDGPU.load.const(i32 43) %155 = fsub float %154, %147 %156 = insertelement <4 x float> undef, float %149, i32 0 %157 = insertelement <4 x float> %156, float %151, i32 1 %158 = insertelement <4 x float> %157, float %153, i32 2 %159 = insertelement <4 x float> %158, float 0.000000e+00, i32 3 %160 = insertelement <4 x float> undef, float %149, i32 0 %161 = insertelement <4 x float> %160, float %151, i32 1 %162 = insertelement <4 x float> %161, float %153, i32 2 %163 = insertelement <4 x float> %162, float 0.000000e+00, i32 3 %164 = call float @llvm.AMDGPU.dp4(<4 x float> %159, <4 x float> %163) %165 = call float @llvm.AMDIL.fabs.(float %164) %166 = call float @llvm.AMDGPU.rsq(float %165) %167 = call float @llvm.AMDGPU.mul(float %149, float %166) %168 = call float @llvm.AMDGPU.mul(float %151, float %166) %169 = call float @llvm.AMDGPU.mul(float %153, float %166) %170 = call float @llvm.AMDGPU.mul(float %155, float %166) %171 = call float @llvm.AMDGPU.load.const(i32 40) %172 = call float @llvm.AMDGPU.load.const(i32 41) %173 = call float @llvm.AMDGPU.load.const(i32 42) %174 = insertelement <4 x float> undef, float %63, i32 0 %175 = insertelement <4 x float> %174, float %75, i32 1 %176 = insertelement <4 x float> %175, float %87, i32 2 %177 = insertelement <4 x float> %176, float 0.000000e+00, i32 3 %178 = insertelement <4 x float> undef, float %171, i32 0 %179 = insertelement <4 x float> %178, float %172, i32 1 %180 = insertelement <4 x float> %179, float %173, i32 2 %181 = insertelement <4 x float> %180, float 0.000000e+00, i32 3 %182 = call float @llvm.AMDGPU.dp4(<4 x float> %177, <4 x float> %181) %183 = insertelement <4 x float> undef, float %63, i32 0 %184 = insertelement <4 x float> %183, float %75, i32 1 %185 = insertelement <4 x float> %184, float %87, i32 2 %186 = insertelement <4 x float> %185, float 0.000000e+00, i32 3 %187 = insertelement <4 x float> undef, float %167, i32 0 %188 = insertelement <4 x float> %187, float %168, i32 1 %189 = insertelement <4 x float> %188, float %169, i32 2 %190 = insertelement <4 x float> %189, float 0.000000e+00, i32 3 %191 = call float @llvm.AMDGPU.dp4(<4 x float> %186, <4 x float> %190) %192 = call float @llvm.AMDIL.max.(float %182, float 0.000000e+00) %193 = call float @llvm.AMDIL.max.(float %191, float 0.000000e+00) %194 = call float @llvm.pow.f32(float %193, float %88) %195 = fcmp ult float %182, 0.000000e+00 %196 = select i1 %195, float 0.000000e+00, float %194 %197 = call float @llvm.AMDGPU.load.const(i32 64) %198 = fadd float %197, %89 %199 = call float @llvm.AMDGPU.load.const(i32 65) %200 = fadd float %199, %90 %201 = call float @llvm.AMDGPU.load.const(i32 66) %202 = fadd float %201, %91 %203 = call float @llvm.AMDGPU.load.const(i32 67) %204 = fadd float %203, %92 %205 = call float @llvm.AMDGPU.load.const(i32 68) %206 = call float @llvm.AMDIL.mad.(float %192, float %205, float %198) %207 = call float @llvm.AMDGPU.load.const(i32 69) %208 = call float @llvm.AMDIL.mad.(float %192, float %207, float %200) %209 = call float @llvm.AMDGPU.load.const(i32 70) %210 = call float @llvm.AMDIL.mad.(float %192, float %209, float %202) %211 = call float @llvm.AMDIL.clamp.(float %206, float 0.000000e+00, float 1.000000e+00) %212 = call float @llvm.AMDIL.clamp.(float %208, float 0.000000e+00, float 1.000000e+00) %213 = call float @llvm.AMDIL.clamp.(float %210, float 0.000000e+00, float 1.000000e+00) %214 = call float @llvm.AMDGPU.load.const(i32 72) %215 = call float @llvm.AMDIL.mad.(float %196, float %214, float 0.000000e+00) %216 = call float @llvm.AMDGPU.load.const(i32 73) %217 = call float @llvm.AMDIL.mad.(float %196, float %216, float 0.000000e+00) %218 = call float @llvm.AMDGPU.load.const(i32 74) %219 = call float @llvm.AMDIL.mad.(float %196, float %218, float 0.000000e+00) %220 = call float @llvm.AMDIL.clamp.(float %215, float 0.000000e+00, float 1.000000e+00) %221 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %222 = call float @llvm.AMDIL.clamp.(float %219, float 0.000000e+00, float 1.000000e+00) %223 = call float @llvm.AMDIL.fabs.(float %130) %224 = call float @llvm.AMDGPU.load.const(i32 76) %225 = call float @llvm.AMDGPU.mul(float %8, float %224) %226 = call float @llvm.AMDGPU.load.const(i32 77) %227 = call float @llvm.AMDGPU.mul(float %8, float %226) %228 = call float @llvm.AMDGPU.load.const(i32 78) %229 = call float @llvm.AMDGPU.mul(float %8, float %228) %230 = call float @llvm.AMDGPU.load.const(i32 79) %231 = call float @llvm.AMDGPU.mul(float %8, float %230) %232 = call float @llvm.AMDGPU.load.const(i32 80) %233 = call float @llvm.AMDIL.mad.(float %9, float %232, float %225) %234 = call float @llvm.AMDGPU.load.const(i32 81) %235 = call float @llvm.AMDIL.mad.(float %9, float %234, float %227) %236 = call float @llvm.AMDGPU.load.const(i32 82) %237 = call float @llvm.AMDIL.mad.(float %9, float %236, float %229) %238 = call float @llvm.AMDGPU.load.const(i32 83) %239 = call float @llvm.AMDIL.mad.(float %9, float %238, float %231) %240 = call float @llvm.AMDGPU.load.const(i32 84) %241 = call float @llvm.AMDIL.mad.(float %10, float %240, float %233) %242 = call float @llvm.AMDGPU.load.const(i32 85) %243 = call float @llvm.AMDIL.mad.(float %10, float %242, float %235) %244 = call float @llvm.AMDGPU.load.const(i32 86) %245 = call float @llvm.AMDIL.mad.(float %10, float %244, float %237) %246 = call float @llvm.AMDGPU.load.const(i32 87) %247 = call float @llvm.AMDIL.mad.(float %10, float %246, float %239) %248 = call float @llvm.AMDGPU.load.const(i32 88) %249 = call float @llvm.AMDIL.mad.(float %11, float %248, float %241) %250 = call float @llvm.AMDGPU.load.const(i32 89) %251 = call float @llvm.AMDIL.mad.(float %11, float %250, float %243) %252 = call float @llvm.AMDGPU.load.const(i32 90) %253 = call float @llvm.AMDIL.mad.(float %11, float %252, float %245) %254 = call float @llvm.AMDGPU.load.const(i32 91) %255 = call float @llvm.AMDIL.mad.(float %11, float %254, float %247) %256 = call float @llvm.AMDGPU.load.const(i32 92) %257 = call float @llvm.AMDGPU.mul(float %12, float %256) %258 = call float @llvm.AMDGPU.load.const(i32 93) %259 = call float @llvm.AMDGPU.mul(float %12, float %258) %260 = call float @llvm.AMDGPU.load.const(i32 94) %261 = call float @llvm.AMDGPU.mul(float %12, float %260) %262 = call float @llvm.AMDGPU.load.const(i32 95) %263 = call float @llvm.AMDGPU.mul(float %12, float %262) %264 = call float @llvm.AMDGPU.load.const(i32 96) %265 = call float @llvm.AMDIL.mad.(float %13, float %264, float %257) %266 = call float @llvm.AMDGPU.load.const(i32 97) %267 = call float @llvm.AMDIL.mad.(float %13, float %266, float %259) %268 = call float @llvm.AMDGPU.load.const(i32 98) %269 = call float @llvm.AMDIL.mad.(float %13, float %268, float %261) %270 = call float @llvm.AMDGPU.load.const(i32 99) %271 = call float @llvm.AMDIL.mad.(float %13, float %270, float %263) %272 = call float @llvm.AMDGPU.load.const(i32 100) %273 = call float @llvm.AMDIL.mad.(float %14, float %272, float %265) %274 = call float @llvm.AMDGPU.load.const(i32 101) %275 = call float @llvm.AMDIL.mad.(float %14, float %274, float %267) %276 = call float @llvm.AMDGPU.load.const(i32 102) %277 = call float @llvm.AMDIL.mad.(float %14, float %276, float %269) %278 = call float @llvm.AMDGPU.load.const(i32 103) %279 = call float @llvm.AMDIL.mad.(float %14, float %278, float %271) %280 = call float @llvm.AMDGPU.load.const(i32 104) %281 = call float @llvm.AMDIL.mad.(float %15, float %280, float %273) %282 = call float @llvm.AMDGPU.load.const(i32 105) %283 = call float @llvm.AMDIL.mad.(float %15, float %282, float %275) %284 = call float @llvm.AMDGPU.load.const(i32 106) %285 = call float @llvm.AMDIL.mad.(float %15, float %284, float %277) %286 = call float @llvm.AMDGPU.load.const(i32 107) %287 = call float @llvm.AMDIL.mad.(float %15, float %286, float %279) %288 = call float @llvm.AMDGPU.load.const(i32 108) %289 = call float @llvm.AMDGPU.load.const(i32 109) %290 = call float @llvm.AMDGPU.load.const(i32 110) %291 = call float @llvm.AMDGPU.load.const(i32 111) %292 = insertelement <4 x float> undef, float %126, i32 0 %293 = insertelement <4 x float> %292, float %128, i32 1 %294 = insertelement <4 x float> %293, float %130, i32 2 %295 = insertelement <4 x float> %294, float %132, i32 3 %296 = insertelement <4 x float> undef, float %288, i32 0 %297 = insertelement <4 x float> %296, float %289, i32 1 %298 = insertelement <4 x float> %297, float %290, i32 2 %299 = insertelement <4 x float> %298, float %291, i32 3 %300 = call float @llvm.AMDGPU.dp4(<4 x float> %295, <4 x float> %299) %301 = call float @llvm.AMDGPU.load.const(i32 112) %302 = call float @llvm.AMDGPU.load.const(i32 113) %303 = call float @llvm.AMDGPU.load.const(i32 114) %304 = call float @llvm.AMDGPU.load.const(i32 115) %305 = insertelement <4 x float> undef, float %126, i32 0 %306 = insertelement <4 x float> %305, float %128, i32 1 %307 = insertelement <4 x float> %306, float %130, i32 2 %308 = insertelement <4 x float> %307, float %132, i32 3 %309 = insertelement <4 x float> undef, float %301, i32 0 %310 = insertelement <4 x float> %309, float %302, i32 1 %311 = insertelement <4 x float> %310, float %303, i32 2 %312 = insertelement <4 x float> %311, float %304, i32 3 %313 = call float @llvm.AMDGPU.dp4(<4 x float> %308, <4 x float> %312) %314 = call float @llvm.AMDGPU.load.const(i32 116) %315 = call float @llvm.AMDGPU.load.const(i32 117) %316 = call float @llvm.AMDGPU.load.const(i32 118) %317 = call float @llvm.AMDGPU.load.const(i32 119) %318 = insertelement <4 x float> undef, float %126, i32 0 %319 = insertelement <4 x float> %318, float %128, i32 1 %320 = insertelement <4 x float> %319, float %130, i32 2 %321 = insertelement <4 x float> %320, float %132, i32 3 %322 = insertelement <4 x float> undef, float %314, i32 0 %323 = insertelement <4 x float> %322, float %315, i32 1 %324 = insertelement <4 x float> %323, float %316, i32 2 %325 = insertelement <4 x float> %324, float %317, i32 3 %326 = call float @llvm.AMDGPU.dp4(<4 x float> %321, <4 x float> %325) %327 = call float @llvm.AMDGPU.load.const(i32 120) %328 = call float @llvm.AMDGPU.load.const(i32 121) %329 = call float @llvm.AMDGPU.load.const(i32 122) %330 = call float @llvm.AMDGPU.load.const(i32 123) %331 = insertelement <4 x float> undef, float %126, i32 0 %332 = insertelement <4 x float> %331, float %128, i32 1 %333 = insertelement <4 x float> %332, float %130, i32 2 %334 = insertelement <4 x float> %333, float %132, i32 3 %335 = insertelement <4 x float> undef, float %327, i32 0 %336 = insertelement <4 x float> %335, float %328, i32 1 %337 = insertelement <4 x float> %336, float %329, i32 2 %338 = insertelement <4 x float> %337, float %330, i32 3 %339 = call float @llvm.AMDGPU.dp4(<4 x float> %334, <4 x float> %338) %340 = call float @llvm.AMDGPU.load.const(i32 124) %341 = call float @llvm.AMDGPU.mul(float %300, float %340) %342 = call float @llvm.AMDGPU.load.const(i32 125) %343 = call float @llvm.AMDGPU.mul(float %300, float %342) %344 = call float @llvm.AMDGPU.load.const(i32 126) %345 = call float @llvm.AMDGPU.mul(float %300, float %344) %346 = call float @llvm.AMDGPU.load.const(i32 127) %347 = call float @llvm.AMDGPU.mul(float %300, float %346) %348 = call float @llvm.AMDGPU.load.const(i32 128) %349 = call float @llvm.AMDIL.mad.(float %313, float %348, float %341) %350 = call float @llvm.AMDGPU.load.const(i32 129) %351 = call float @llvm.AMDIL.mad.(float %313, float %350, float %343) %352 = call float @llvm.AMDGPU.load.const(i32 130) %353 = call float @llvm.AMDIL.mad.(float %313, float %352, float %345) %354 = call float @llvm.AMDGPU.load.const(i32 131) %355 = call float @llvm.AMDIL.mad.(float %313, float %354, float %347) %356 = call float @llvm.AMDGPU.load.const(i32 132) %357 = call float @llvm.AMDIL.mad.(float %326, float %356, float %349) %358 = call float @llvm.AMDGPU.load.const(i32 133) %359 = call float @llvm.AMDIL.mad.(float %326, float %358, float %351) %360 = call float @llvm.AMDGPU.load.const(i32 134) %361 = call float @llvm.AMDIL.mad.(float %326, float %360, float %353) %362 = call float @llvm.AMDGPU.load.const(i32 135) %363 = call float @llvm.AMDIL.mad.(float %326, float %362, float %355) %364 = call float @llvm.AMDGPU.load.const(i32 136) %365 = call float @llvm.AMDIL.mad.(float %339, float %364, float %357) %366 = call float @llvm.AMDGPU.load.const(i32 137) %367 = call float @llvm.AMDIL.mad.(float %339, float %366, float %359) %368 = call float @llvm.AMDGPU.load.const(i32 138) %369 = call float @llvm.AMDIL.mad.(float %339, float %368, float %361) %370 = call float @llvm.AMDGPU.load.const(i32 139) %371 = call float @llvm.AMDIL.mad.(float %339, float %370, float %363) call void @llvm.AMDGPU.store.output(float %45, i32 4) call void @llvm.AMDGPU.store.output(float %47, i32 5) call void @llvm.AMDGPU.store.output(float %49, i32 6) call void @llvm.AMDGPU.store.output(float %51, i32 7) call void @llvm.AMDGPU.store.output(float %211, i32 8) call void @llvm.AMDGPU.store.output(float %212, i32 9) call void @llvm.AMDGPU.store.output(float %213, i32 10) call void @llvm.AMDGPU.store.output(float %96, i32 11) call void @llvm.AMDGPU.store.output(float %220, i32 12) call void @llvm.AMDGPU.store.output(float %221, i32 13) call void @llvm.AMDGPU.store.output(float %222, i32 14) call void @llvm.AMDGPU.store.output(float %100, i32 15) call void @llvm.AMDGPU.store.output(float %223, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %249, i32 20) call void @llvm.AMDGPU.store.output(float %251, i32 21) call void @llvm.AMDGPU.store.output(float %253, i32 22) call void @llvm.AMDGPU.store.output(float %255, i32 23) call void @llvm.AMDGPU.store.output(float %281, i32 24) call void @llvm.AMDGPU.store.output(float %283, i32 25) call void @llvm.AMDGPU.store.output(float %285, i32 26) call void @llvm.AMDGPU.store.output(float %287, i32 27) call void @llvm.AMDGPU.store.output(float %365, i32 28) call void @llvm.AMDGPU.store.output(float %367, i32 29) call void @llvm.AMDGPU.store.output(float %369, i32 30) call void @llvm.AMDGPU.store.output(float %371, i32 31) call void @llvm.AMDGPU.store.output(float %16, i32 32) call void @llvm.AMDGPU.store.output(float %17, i32 33) call void @llvm.AMDGPU.store.output(float %18, i32 34) call void @llvm.AMDGPU.store.output(float %19, i32 35) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T5_W in %vreg0, %T5_Z in %vreg1, %T5_Y in %vreg2, %T5_X in %vreg3, %T4_W in %vreg4, %T4_Z in %vreg5, %T4_Y in %vreg6, %T4_X in %vreg7, %T3_W in %vreg8, %T3_Z in %vreg9, %T3_Y in %vreg10, %T3_X in %vreg11, %T2_Z in %vreg12, %T2_Y in %vreg13, %T2_X in %vreg14, %T1_W in %vreg15, %T1_Z in %vreg16, %T1_Y in %vreg17, %T1_X in %vreg18 Function Live Outs: %T8_W %T8_Z %T8_Y %T8_X %T7_W %T7_Z %T7_Y %T7_X %T6_W %T6_Z %T6_Y %T6_X %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T9_W = MOV %T1_X, 0, pred:%noreg %T9_Y = MOV %T1_Y, 0, pred:%noreg %T7_W = MOV %T1_Z, 0, pred:%noreg %T7_Y = MOV %T1_W, 0, pred:%noreg %T1_X = MOV %T2_X, 0, pred:%noreg, %T1_XYZW %T9_Z = MOV %T3_X, 0, pred:%noreg %T9_X = MOV %T3_Y, 0, pred:%noreg %T7_Z = MOV %T3_Z, 0, pred:%noreg %T7_X = MOV %T3_W, 0, pred:%noreg %T6_W = MOV %T4_X, 0, pred:%noreg %T10_X = MOV %T4_Y, 0, pred:%noreg %T10_Z = MOV %T4_Z, 0, pred:%noreg %T10_Y = MOV %T4_W, 0, pred:%noreg %T8_X = MOV %T5_X, 0, pred:%noreg %T8_Y = MOV %T5_Y, 0, pred:%noreg %T8_Z = MOV %T5_Z, 0, pred:%noreg %T8_W = MOV %T5_W, 0, pred:%noreg %T2_X = MUL %T9_W, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T9_Y, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T7_W, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T9_W, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T9_Y, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T7_W, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T9_W, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T9_Y, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T7_Y, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T7_W, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T7_Y, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T7_Y, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T11_X = MOV %T3_X, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %T3_Y, 0, pred:%noreg, %T11_XYZW %T11_Z = MOV %T3_Z, 0, pred:%noreg, %T11_XYZW %T11_W = MOV %T3_W, 0, pred:%noreg, %T11_XYZW %T11_Y = MOV %T2_X, 0, pred:%noreg, %T11_XYZW %T11_Z = MOV %T4_X, 0, pred:%noreg, %T11_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T5_X = MOV %T11_X, 0, pred:%noreg, %T5_XYZW %T5_Y = MOV %T11_Y, 0, pred:%noreg, %T5_XYZW %T5_Z = MOV %T11_Z, 0, pred:%noreg, %T5_XYZW %T5_W = MOV %T11_W, 0, pred:%noreg, %T5_XYZW %T5_W = MOV %T4_Z, 0, pred:%noreg, %T5_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T5_X, %T5_Y, %T5_Z, %T5_W * %T2_X = DOT4_eg %T5_X, %T5_X, 40; flags: * %T2_Y = DOT4_eg %T5_Y, %T5_Y, 40; flags: * %T2_Z = DOT4_eg %T5_Z, %T5_Z, 40; flags: * %T2_W = DOT4_eg %T5_W, %T5_W, 0; flags: %T2_W = MOV %T2_W, 256, pred:%PRED_SEL_OFF %T4_Y = RECIPSQRT_CLAMPED_eg %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T4_Y, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MUL %T2_X, %T4_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T4_X, %T4_Y, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 128, pred:%PRED_SEL_OFF %T3_X = ADD %C10_X, %T3_X, pred:%PRED_SEL_OFF, %T3_XYZW %T2_W = MOV %T2_W, 128, pred:%PRED_SEL_OFF %T4_W = ADD %C10_Y, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T12_X = MOV %T3_X, 0, pred:%noreg, %T12_XYZW %T12_Y = MOV %T3_Y, 0, pred:%noreg, %T12_XYZW %T12_Z = MOV %T3_Z, 0, pred:%noreg, %T12_XYZW %T12_W = MOV %T3_W, 0, pred:%noreg, %T12_XYZW %T12_Y = MOV %T4_W, 0, pred:%noreg, %T12_XYZW %T4_Y = ADD %C10_Z, %T2_X, pred:%PRED_SEL_OFF %T12_Z = MOV %T4_Y, 0, pred:%noreg, %T12_XYZW %T12_W = MOV %T4_Z, 0, pred:%noreg, %T12_XYZW %T5_X = MOV %C4_X, 0, pred:%noreg, %T5_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T12_X, %T12_Y, %T12_Z, %T12_W * %T2_X = DOT4_eg %T12_X, %T12_X, 32; flags: * %T2_Y = DOT4_eg %T12_Y, %T12_Y, 40; flags: * %T2_Z = DOT4_eg %T12_Z, %T12_Z, 40; flags: * %T2_W = DOT4_eg %T12_W, %T12_W, 8; flags: %T5_Y = MOV %C4_Y, 0, pred:%noreg, %T5_XYZW %T13_X = MOV %C5_X, 0, pred:%noreg, %T13_XYZW %T1_Y = MOV %T2_Y, 0, pred:%noreg, %T1_XYZW %T13_Y = MOV %C5_Y, 0, pred:%noreg, %T13_XYZW %T12_X = MOV %C6_X, 0, pred:%noreg, %T12_XYZW %T5_Z = MOV %C4_Z, 0, pred:%noreg, %T5_XYZW %T1_Z = MOV %T2_Z, 0, pred:%noreg, %T1_XYZW %T2_X = MOV %T2_X, 256, pred:%PRED_SEL_OFF %T5_W = MOV %T4_Z, 0, pred:%noreg, %T5_XYZW %T13_Z = MOV %C5_Z, 0, pred:%noreg, %T13_XYZW %T12_Y = MOV %C6_Y, 0, pred:%noreg, %T12_XYZW %T6_X = RECIPSQRT_CLAMPED_eg %T2_X, pred:%PRED_SEL_OFF %T2_X = MUL %T3_X, %T6_X, pred:%PRED_SEL_OFF, %T3_XYZW, %T2_XYZW %T4_W = MUL %T4_W, %T6_X, pred:%PRED_SEL_OFF %T1_W = MOV %T4_Z, 0, pred:%noreg, %T1_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T1_X, %T5_X, %T1_Y, %T5_Y, %T1_Z, %T5_Z, %T1_W, %T5_W * %T3_X = DOT4_eg %T1_X, %T5_X, 32; flags: * %T3_Y = DOT4_eg %T1_Y, %T5_Y, 40; flags: * %T3_Z = DOT4_eg %T1_Z, %T5_Z, 40; flags: * %T3_W = DOT4_eg %T1_W, %T5_W, 8; flags: %T12_Z = MOV %C6_Z, 0, pred:%noreg, %T12_XYZW %T4_Y = MUL %T4_Y, %T6_X, pred:%PRED_SEL_OFF %T13_W = MOV %T4_Z, 0, pred:%noreg, %T13_XYZW BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T1_X, %T13_X, %T1_Y, %T13_Y, %T1_Z, %T13_Z, %T1_W, %T13_W * %T6_X = DOT4_eg %T1_X, %T13_X, 32; flags: * %T6_Y = DOT4_eg %T1_Y, %T13_Y, 40; flags: * %T6_Z = DOT4_eg %T1_Z, %T13_Z, 40; flags: * %T6_W = DOT4_eg %T1_W, %T13_W, 8; flags: %T6_Y = MUL %T9_W, %C0_X, pred:%PRED_SEL_OFF %T5_X = MOV %C10_X, 0, pred:%noreg, %T5_XYZW %T12_W = MOV %T4_Z, 0, pred:%noreg, %T12_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T1_X, %T12_X, %T1_Y, %T12_Y, %T1_Z, %T12_Z, %T1_W, %T12_W * %T1_X = DOT4_eg %T1_X, %T12_X, 32; flags: * %T1_Y = DOT4_eg %T1_Y, %T12_Y, 40; flags: * %T1_Z = DOT4_eg %T1_Z, %T12_Z, 40; flags: * %T1_W = DOT4_eg %T1_W, %T12_W, 8; flags: %T1_Y = MUL %T9_W, %C0_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T9_Y, %C1_X, %T6_Y, pred:%PRED_SEL_OFF %T3_Y = MOV %T6_X, 0, pred:%noreg, %T3_XYZW %T2_Y = MOV %T4_W, 0, pred:%noreg, %T2_XYZW %T5_Y = MOV %C10_Y, 0, pred:%noreg, %T5_XYZW %T1_W = MUL %T9_W, %C0_Z, pred:%PRED_SEL_OFF %T5_Z = MOV %C10_Z, 0, pred:%noreg, %T5_XYZW %T1_Y = MULADD_eg %T9_Y, %C1_Y, %T1_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T7_W, %C2_X, %T1_Z, pred:%PRED_SEL_OFF %T3_Z = MOV %T1_X, 0, pred:%noreg, %T3_XYZW %T2_Z = MOV %T4_Y, 0, pred:%noreg, %T2_XYZW %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T1_Z = MULADD_eg %T9_Y, %C1_Z, %T1_W, pred:%PRED_SEL_OFF %T5_W = MOV %T4_Z, 0, pred:%noreg, %T5_XYZW %T1_Y = MULADD_eg %T7_W, %C2_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T7_Y, %C3_X, %T4_W, pred:%PRED_SEL_OFF %T4_Y = MUL %T9_W, %C0_W, pred:%PRED_SEL_OFF %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW BUNDLE %T1_X, %T1_Y, %T1_Z, %T1_W, %T3_X, %T2_X, %T3_Y, %T2_Y, %T3_Z, %T2_Z, %T3_W, %T2_W * %T1_X = DOT4_eg %T3_X, %T2_X, 40; flags: * %T1_Y = DOT4_eg %T3_Y, %T2_Y, 40; flags: * %T1_Z = DOT4_eg %T3_Z, %T2_Z, 40; flags: * %T1_W = DOT4_eg %T3_W, %T2_W, 0; flags: %T1_W = MAX %T1_W, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T5_X, %T3_Y, %T5_Y, %T3_Z, %T5_Z, %T3_W, %T5_W * %T2_X = DOT4_eg %T3_X, %T5_X, 40; flags: * %T2_Y = DOT4_eg %T3_Y, %T5_Y, 32; flags: * %T2_Z = DOT4_eg %T3_Z, %T5_Z, 40; flags: * %T2_W = DOT4_eg %T3_W, %T5_W, 8; flags: %T1_Z = MULADD_eg %T7_W, %C2_Z, %T1_Z, pred:%PRED_SEL_OFF %T2_Z = MAX %T2_Y, %T4_Z, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T9_Y, %C1_W, %T4_Y, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T7_Y, %C3_Y, %T1_Y, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T7_Y, %C3_Z, %T1_Z, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T7_W, %C2_W, %T2_X, pred:%PRED_SEL_OFF %T3_Y = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T2_X = LOG_IEEE_eg %T1_W, pred:%PRED_SEL_OFF %T2_W = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T1_W = MULADD_eg %T7_Y, %C3_W, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_Z, %C17_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C7_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_Z, %C17_Y, %T2_W, pred:%PRED_SEL_OFF %T3_Z = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %C17_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_X = EXP_IEEE_eg %T3_Y, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Y, %T3_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MUL %T9_Z, %C19_X, pred:%PRED_SEL_OFF %T5_W = MUL %T9_Z, %C19_Y, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T9_X, %C20_X, %T4_Y, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg %T5_X = MUL %T9_W, %C12_W, pred:%PRED_SEL_OFF %T5_Y = MUL %T9_Z, %C19_Z, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T7_Z, %C21_X, %T5_Z, pred:%PRED_SEL_OFF %T5_W = MULADD_eg %T9_X, %C20_Y, %T5_W, pred:%PRED_SEL_OFF %T5_W = MULADD_eg %T7_Z, %C21_Y, %T5_W, pred:%PRED_SEL_OFF %T6_X = MUL %T9_Z, %C19_W, pred:%PRED_SEL_OFF %T6_Z = MULADD_eg %T9_Y, %C13_W, %T5_X, pred:%PRED_SEL_OFF %T9_Y = MULADD_eg %T9_X, %C20_Z, %T5_Y, pred:%PRED_SEL_OFF %T5_X = MULADD_eg %T7_X, %C22_X, %T5_Z, pred:%PRED_SEL_OFF %T12_X = MOV %C27_X, 0, pred:%noreg, %T12_XYZW %T5_Y = MULADD_eg %T7_X, %C22_Y, %T5_W, pred:%PRED_SEL_OFF %T6_Y = MULADD_eg %T9_X, %C20_W, %T6_X, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T7_W, %C14_W, %T6_Z, pred:%PRED_SEL_OFF %T5_W = MULADD_eg %T7_Z, %C21_Z, %T9_Y, pred:%PRED_SEL_OFF %T6_X = MUL %T6_W, %C23_X, pred:%PRED_SEL_OFF %T12_Y = MOV %C27_Y, 0, pred:%noreg, %T12_XYZW %T9_X = MOV %C28_X, 0, pred:%noreg, %T9_XYZW %T6_Z = MULADD_eg %T7_Z, %C21_W, %T6_Y, pred:%PRED_SEL_OFF %T9_Y = MOV %C28_Y, 0, pred:%noreg, %T9_XYZW %T10_W = MUL %T6_W, %C23_Y, pred:%PRED_SEL_OFF %T6_Y = MULADD_eg %T7_Y, %C15_W, %T5_Z, pred:%PRED_SEL_OFF %T5_Z = MULADD_eg %T7_X, %C22_Z, %T5_W, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T10_X, %C24_X, %T6_X, pred:%PRED_SEL_OFF %T12_Z = MOV %C27_Z, 0, pred:%noreg, %T12_XYZW %T13_X = MOV %C29_X, 0, pred:%noreg, %T13_XYZW %T5_W = MULADD_eg %T7_X, %C22_W, %T6_Z, pred:%PRED_SEL_OFF %T7_X = MOV %C30_X, 0, pred:%noreg, %T7_XYZW %T6_Z = MULADD_eg %T10_X, %C24_Y, %T10_W, pred:%PRED_SEL_OFF %T9_Z = MOV %C28_Z, 0, pred:%noreg, %T9_XYZW %T10_W = MUL %T6_W, %C23_Z, pred:%PRED_SEL_OFF %T12_W = MOV %C27_W, 0, pred:%noreg, %T12_XYZW %T13_Y = MOV %C29_Y, 0, pred:%noreg, %T13_XYZW %T6_X = MULADD_eg %T10_Z, %C25_X, %T6_X, pred:%PRED_SEL_OFF %T6_W = MUL %T6_W, %C23_W, pred:%PRED_SEL_OFF %T14_X = MULADD_eg %T10_X, %C24_Z, %T10_W, pred:%PRED_SEL_OFF %T6_X = MULADD_eg %T10_Y, %C26_X, %T6_X, pred:%PRED_SEL_OFF %T13_Z = MOV %C29_Z, 0, pred:%noreg, %T13_XYZW %T6_Z = MULADD_eg %T10_Z, %C25_Y, %T6_Z, pred:%PRED_SEL_OFF %T7_Y = MOV %C30_Y, 0, pred:%noreg, %T7_XYZW %T9_W = MOV %C28_W, 0, pred:%noreg, %T9_XYZW %T11_W = MOV %T6_Y, 0, pred:%noreg, %T11_XYZW BUNDLE %T10_X, %T10_Y, %T10_Z, %T10_W, %T11_X, %T12_X, %T11_Y, %T12_Y, %T11_Z, %T12_Z, %T11_W, %T12_W * %T10_X = DOT4_eg %T11_X, %T12_X, 40; flags: * %T10_Y = DOT4_eg %T11_Y, %T12_Y, 40; flags: * %T10_Z = DOT4_eg %T11_Z, %T12_Z, 40; flags: * %T10_W = DOT4_eg %T11_W, %T12_W, 0; flags: %T12_X = MULADD_eg %T10_Z, %C25_Z, %T14_X, pred:%PRED_SEL_OFF %T12_Y = MUL %T10_W, %C31_X, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T10_X, %C24_W, %T6_W, pred:%PRED_SEL_OFF %T6_Y = MULADD_eg %T10_Y, %C26_Y, %T6_Z, pred:%PRED_SEL_OFF %T13_W = MOV %C29_W, 0, pred:%noreg, %T13_XYZW %T7_Z = MOV %C30_Z, 0, pred:%noreg, %T7_XYZW BUNDLE %T9_X, %T9_Y, %T9_Z, %T9_W, %T11_X, %T9_X, %T11_Y, %T9_Y, %T11_Z, %T9_Z, %T11_W, %T9_W * %T9_X = DOT4_eg %T11_X, %T9_X, 32; flags: * %T9_Y = DOT4_eg %T11_Y, %T9_Y, 40; flags: * %T9_Z = DOT4_eg %T11_Z, %T9_Z, 40; flags: * %T9_W = DOT4_eg %T11_W, %T9_W, 8; flags: %T6_Z = MULADD_eg %T10_Y, %C26_Z, %T12_X, pred:%PRED_SEL_OFF %T9_Z = MULADD_eg %T9_X, %C32_X, %T12_Y, pred:%PRED_SEL_OFF %T9_W = MUL %T10_W, %C31_Y, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T10_Z, %C25_W, %T6_W, pred:%PRED_SEL_OFF %T7_W = MOV %C30_W, 0, pred:%noreg, %T7_XYZW BUNDLE %T9_X, %T9_Y, %T9_Z, %T9_W, %T11_X, %T13_X, %T11_Y, %T13_Y, %T11_Z, %T13_Z, %T11_W, %T13_W * %T9_X = DOT4_eg %T11_X, %T13_X, 40; flags: * %T9_Y = DOT4_eg %T11_Y, %T13_Y, 32; flags: * %T9_Z = DOT4_eg %T11_Z, %T13_Z, 40; flags: * %T9_W = DOT4_eg %T11_W, %T13_W, 8; flags: %T9_W = MULADD_eg %T9_X, %C32_Y, %T9_W, pred:%PRED_SEL_OFF %T10_X = MUL %T10_W, %C31_Z, pred:%PRED_SEL_OFF %T6_W = MULADD_eg %T10_Y, %C26_W, %T6_W, pred:%PRED_SEL_OFF %T9_Z = MULADD_eg %T9_Y, %C33_X, %T9_Z, pred:%PRED_SEL_OFF BUNDLE %T7_X, %T7_Y, %T7_Z, %T7_W, %T11_X, %T7_X, %T11_Y, %T7_Y, %T11_Z, %T7_Z, %T11_W, %T7_W * %T7_X = DOT4_eg %T11_X, %T7_X, 40; flags: * %T7_Y = DOT4_eg %T11_Y, %T7_Y, 40; flags: * %T7_Z = DOT4_eg %T11_Z, %T7_Z, 40; flags: * %T7_W = DOT4_eg %T11_W, %T7_W, 0; flags: %T7_Z = MUL %T10_W, %C31_W, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T7_W, %C34_X, %T9_Z, pred:%PRED_SEL_OFF %T9_Z = MULADD_eg %T9_X, %C32_Z, %T10_X, pred:%PRED_SEL_OFF %T7_Y = MULADD_eg %T9_Y, %C33_Y, %T9_W, pred:%PRED_SEL_OFF %T7_Y = MULADD_eg %T7_W, %C34_Y, %T7_Y, pred:%PRED_SEL_OFF %T9_Z = MULADD_eg %T9_Y, %C33_Z, %T9_Z, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T9_X, %C32_W, %T7_Z, pred:%PRED_SEL_OFF %T9_X = MULADD_eg %T9_Y, %C33_W, %T7_Z, pred:%PRED_SEL_OFF %T7_Z = MULADD_eg %T7_W, %C34_Z, %T9_Z, pred:%PRED_SEL_OFF %T7_W = MULADD_eg %T7_W, %C34_W, %T9_X, pred:%PRED_SEL_OFF RETURN %T8_W, %T8_Z, %T8_Y, %T8_X, %T7_W, %T7_Z, %T7_Y, %T7_X, %T6_W, %T6_Z, %T6_Y, %T6_X, %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 504 dw -- 15 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000008 ALU ADDR:16 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1E80000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:123 0016 00000401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 80000801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0021 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0023 00280C90 INST:0x19 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0029 01200C90 * INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0031 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 60C00C90 INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 00000005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 80000405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 00118C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 00480090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00000805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 80000C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0051 61000C90 * INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 8011A409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0053 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0054 0011CC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0055 004A80FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0056 80918C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0057 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 8091A409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0059 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0060 01118C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 8091CC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0064 0111A409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0066 8011E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0067 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0068 0111CC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0070 8091E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0071 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0072 0111E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0074 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 61600C90 INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0081 01600C90 * INST:0x19 DST(SEL:11 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0083 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0085 21600C90 INST:0x19 DST(SEL:11 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 41600C90 INST:0x19 DST(SEL:11 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0089 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 000004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 00000C0B SRC0(SEL:11 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0095 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 0000A005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 009FC4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 801FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 60405F10 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 60400C91 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0109 20804390 * INST:0x87 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 00680090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 60400090 INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 801FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0117 00600C90 * INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 80001C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0121 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00001002 SRC0(SEL:2 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 00400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 21800C90 INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 41800C90 INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 019FC48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 60800010 INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0131 01800C90 * INST:0x19 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0133 21800C90 INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 61800C90 INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 801FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0137 20800010 * INST:0x0 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 000000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 41800C90 INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0143 61800C90 * INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 0001800C SRC0(SEL:12 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 0081840C SRC0(SEL:12 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0147 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0153 20A00C90 * INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 01A00C90 INST:0x19 DST(SEL:13 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0157 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0159 21A00C90 * INST:0x19 DST(SEL:13 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 01800C90 INST:0x19 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0165 40200C90 * INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0167 00400C91 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 21800C90 INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 00000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 41A00C90 INST:0x19 DST(SEL:13 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0175 00C04390 * INST:0x87 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 001FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0181 60200C90 * INST:0x19 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 0000A001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0183 00605F10 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 0080A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:5 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 20605F00 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 0100A801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:5 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 0180A0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 60605F00 INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 80000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0191 41800C90 * INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 0000C404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0193 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0195 61A00C90 * INST:0x19 DST(SEL:13 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 0001A001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:13 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0197 00C05F10 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 0081A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:13 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 0101A801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:13 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0203 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 80100C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0205 20C00090 * INST:0x1 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 0000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 00A00C90 INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0209 61800C90 * INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 00018001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0211 00205F10 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 00818401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 01018801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:12 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 019FCC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 60205F00 INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 80900C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 20200090 * INST:0x1 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00000006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 20600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 00102409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 40228406 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:1 NEG:0) 0224 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0225 20400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0226 0000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0227 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 81100C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0229 60200090 * INST:0x1 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 00902409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0231 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0232 8000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0233 40A00C90 * INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 00000001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0236 00104C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0237 60828801 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0238 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0239 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0240 00904C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0242 01102409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0243 40228C01 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:3 NEG:0) 0244 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0246 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0247 60A00C90 * INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 00106407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 00228C04 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0250 01900C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0251 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0253 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 00205F00 INST:0xbe DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 00804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 20205F00 INST:0xbe DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0258 01004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0259 40205F00 INST:0xbe DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0260 81804CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0261 60205F10 * INST:0xbe DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 80000083 ALU ADDR:262 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A1DC0801 ALU INST:0x8 KCACHE_MODE1:1 KCACHE_ADDR0:0 KCACHE_ADDR1:2 COUNT:120 0262 0000A003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:5 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 0080A403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:5 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0265 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 0100A803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:5 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 40445F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 0180AC03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:5 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0269 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 81008C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0271 60200190 * INST:0x3 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0272 01902409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0273 00428404 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:1 NEG:0) 0274 01104C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0275 40228801 INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:2 NEG:0) 0276 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0277 40400190 * INST:0x3 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0278 00906407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0279 20228401 INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0280 81106407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 402288FE * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0282 81904C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0283 00628002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0284 00110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0285 20600010 INST:0x0 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0286 00910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0287 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0288 80000C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 00404190 * INST:0x83 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 00122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 006284FE INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0292 81906407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0293 60228003 * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0294 00004087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0295 20600090 INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 80922802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0297 60428C02 * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0298 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0299 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0301 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0302 01122802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0303 404288FE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0304 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0305 00604090 * INST:0x81 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0306 001FE402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0307 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0308 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0309 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0310 80000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0311 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0313 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0314 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0315 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0316 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0317 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0318 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0319 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0321 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 81124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0323 60628804 * INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0324 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0325 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0326 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0327 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0328 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0329 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 00126809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:147 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0331 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0333 E0600C90 INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0334 80926809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:147 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 60A00090 * INST:0x1 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0336 01918C09 SRC0(SEL:9 REL:0 CHAN:3 NEG:0) SRC1(SEL:140 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0337 00A00090 INST:0x1 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0338 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0339 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0340 80128009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:148 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0341 40A284FE * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0342 01126809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:147 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0343 20A80090 INST:0x1 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0344 8012A807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:149 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0345 40A288FE * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0346 80928009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:148 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0347 60A28C05 * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:3 NEG:0) 0348 01926809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:147 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0349 00C80090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0350 8092A807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:149 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0351 60A28CFE * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0352 01128009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:148 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0353 21228405 INST:0x14 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:1 NEG:0) 0354 8191A409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0355 40C28005 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:0 NEG:0) 0356 0012C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0357 00A28805 INST:0x14 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0358 0092C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0359 20A28C05 INST:0x14 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:3 NEG:0) 0360 8000009B SRC0(SEL:155 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0361 01800C90 * INST:0x19 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0362 01928009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:148 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0363 20C28006 INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:0 NEG:0) 0364 8191CC07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:142 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0365 40A28806 * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0366 0012EC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:151 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0367 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0368 8112A807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:149 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0369 60A28409 * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:1 NEG:0) 0370 0000009C SRC0(SEL:156 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0371 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0372 8000049B SRC0(SEL:155 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0373 21800C90 * INST:0x19 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0374 0000049C SRC0(SEL:156 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0375 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0376 8192A807 SRC0(SEL:7 REL:0 CHAN:2 NEG:0) SRC1(SEL:149 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0377 40C28406 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:1 NEG:0) 0378 0191E407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:143 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0379 20C28805 INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:2 NEG:0) 0380 8092EC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:151 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0381 61400090 * INST:0x1 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0382 0013000A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:152 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0383 00CE8006 INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:3 SRC2(SEL:6 REL:0 CHAN:0 NEG:0) 0384 8112C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0385 40A28C05 * INST:0x14 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:5 REL:0 CHAN:3 NEG:0) 0386 0000009D SRC0(SEL:157 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0387 01A00C90 INST:0x19 DST(SEL:13 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0388 8000089B SRC0(SEL:155 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0389 41800C90 * INST:0x19 DST(SEL:12 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0390 0000009E SRC0(SEL:158 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0391 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0392 8192C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:150 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0393 60A28806 * INST:0x14 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0394 0093000A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:152 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0395 40C28C0A INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:10 REL:0 CHAN:3 NEG:0) 0396 8000089C SRC0(SEL:156 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0397 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0398 0112EC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:151 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0399 61400090 INST:0x1 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0400 80000C9B SRC0(SEL:155 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0401 61800C90 * INST:0x19 DST(SEL:12 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0402 0013280A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:153 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0403 00C28006 INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:0 NEG:0) 0404 8000049D SRC0(SEL:157 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0405 21A00C90 * INST:0x19 DST(SEL:13 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0406 0113000A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:152 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0407 01C28C0A INST:0x14 DST(SEL:14 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:10 REL:0 CHAN:3 NEG:0) 0408 8192EC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:151 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0409 60C00090 * INST:0x1 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0410 0013440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:154 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0411 00C28006 INST:0x14 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:0 NEG:0) 0412 8000089D SRC0(SEL:157 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0413 41A00C90 * INST:0x19 DST(SEL:13 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0414 0000049E SRC0(SEL:158 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0415 20E00C90 INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0416 8093280A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:153 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0417 40C28806 * INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0418 00000C9C SRC0(SEL:156 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0419 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0420 80000406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0421 61600C90 * INST:0x19 DST(SEL:11 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0422 0001800B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0423 01405F00 INST:0xbe DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0424 0081840B SRC0(SEL:11 REL:0 CHAN:1 NEG:0) SRC1(SEL:12 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0425 21405F00 INST:0xbe DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0426 0101880B SRC0(SEL:11 REL:0 CHAN:2 NEG:0) SRC1(SEL:12 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0427 41445F00 INST:0xbe DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0428 018180FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:12 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0429 61405F10 INST:0xbe DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0430 8113280A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:153 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0431 0186800E * INST:0x14 DST(SEL:12 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:14 REL:0 CHAN:0 NEG:0) 0432 0013E0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:159 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0433 21800090 INST:0x1 DST(SEL:12 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0434 8193000A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:152 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0435 60C28C06 * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:3 NEG:0) 0436 0093440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:154 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0437 20C28806 INST:0x14 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:2 NEG:0) 0438 80000C9D SRC0(SEL:157 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0439 61A00C90 * INST:0x19 DST(SEL:13 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0440 0001200B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0441 01205F10 INST:0xbe DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0442 0081240B SRC0(SEL:11 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0443 21205F00 INST:0xbe DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0444 0101280B SRC0(SEL:11 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0445 41205F00 INST:0xbe DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0446 01812C0B SRC0(SEL:11 REL:0 CHAN:3 NEG:0) SRC1(SEL:9 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0447 61205F00 INST:0xbe DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0448 8000089E SRC0(SEL:158 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0449 40E00C90 * INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0450 0113440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:154 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0451 40C2800C INST:0x14 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:12 REL:0 CHAN:0 NEG:0) 0452 801400FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:160 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0453 4126840C * INST:0x14 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:12 REL:0 CHAN:1 NEG:0) 0454 0093EC0A SRC0(SEL:10 REL:0 CHAN:3 NEG:0) SRC1(SEL:159 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0455 61200090 INST:0x1 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0456 8193280A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:153 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0457 60C68C06 * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:6 REL:0 CHAN:3 NEG:0) 0458 0001A00B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:13 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0459 01205F00 INST:0xbe DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0460 0081A40B SRC0(SEL:11 REL:0 CHAN:1 NEG:0) SRC1(SEL:13 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0461 21205F10 INST:0xbe DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0462 0101A80B SRC0(SEL:11 REL:0 CHAN:2 NEG:0) SRC1(SEL:13 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0463 41205F00 INST:0xbe DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0464 0181AC0B SRC0(SEL:11 REL:0 CHAN:3 NEG:0) SRC1(SEL:13 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0465 61205F00 INST:0xbe DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0466 80000C9E SRC0(SEL:158 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0467 60E00C90 * INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0468 0113EC0A SRC0(SEL:10 REL:0 CHAN:3 NEG:0) SRC1(SEL:159 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0469 01400090 INST:0x1 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0470 80940009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:160 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0471 61228C09 * INST:0x14 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:3 NEG:0) 0472 00142409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:161 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0473 412A8809 INST:0x14 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0474 8193440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:154 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0475 60C28C06 * INST:0x14 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:6 REL:0 CHAN:3 NEG:0) 0476 0000E00B SRC0(SEL:11 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0477 00E05F00 INST:0xbe DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0478 0080E40B SRC0(SEL:11 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0479 20E05F00 INST:0xbe DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0480 0100E80B SRC0(SEL:11 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0481 40E05F00 INST:0xbe DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0482 0180EC0B SRC0(SEL:11 REL:0 CHAN:3 NEG:0) SRC1(SEL:7 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0483 60E05F10 INST:0xbe DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0484 8193EC0A SRC0(SEL:10 REL:0 CHAN:3 NEG:0) SRC1(SEL:159 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0485 40E00090 * INST:0x1 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0486 001440FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:162 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0487 00E28809 INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0488 81140009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:160 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0489 4122800A * INST:0x14 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:10 REL:0 CHAN:0 NEG:0) 0490 80942409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:161 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0491 20E28C09 * INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:3 NEG:0) 0492 00944C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:162 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0493 20E284FE INST:0x14 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0494 81142409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:161 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0495 41228809 * INST:0x14 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0496 81940009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:160 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0497 40E28807 * INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0498 01942409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:161 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0499 012288FE INST:0x14 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0500 81144C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:162 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0501 40E28809 * INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:2 NEG:0) 0006 400000FB ALU ADDR:502 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0007 A0000008 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:2 KCACHE_ADDR1:0 COUNT:1 0502 81904C07 SRC0(SEL:7 REL:0 CHAN:3 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0503 60E28009 * INST:0x14 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:9 REL:0 CHAN:0 NEG:0) 0008 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0009 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0010 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0011 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0012 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0013 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0014 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0015 95230688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:4 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- FRAG PROPERTY FS_COLOR0_WRITES_ALL_CBUFS 1 DCL IN[0], COLOR, COLOR DCL IN[1], COLOR[1], COLOR DCL IN[2], FOG, PERSPECTIVE DCL IN[3], GENERIC[0], PERSPECTIVE DCL OUT[0], COLOR DCL SAMP[0] DCL CONST[1..4] DCL TEMP[0], LOCAL DCL TEMP[1], LOCAL DCL TEMP[2], LOCAL DCL TEMP[3], LOCAL IMM FLT32 { 1.0000, 0.0000, 0.0000, 0.0000} 0: TXP TEMP[0], IN[3].xyyw, SAMP[0], 2D 1: MUL TEMP[1].xyz, TEMP[0], IN[0] 2: MUL TEMP[0].x, TEMP[0].wwww, CONST[2].wwww 3: ADD TEMP[1].xyz, TEMP[1].xyzz, IN[1].xyzz 4: MOV TEMP[0].w, TEMP[0].xxxx 5: MAD_SAT TEMP[2].x, IN[2].xxxx, CONST[1].xxxx, CONST[1].yyyy 6: ADD TEMP[3].x, IMM[0].xxxx, -TEMP[2].xxxx 7: MUL TEMP[3].xyz, CONST[3].xyzz, TEMP[3].xxxx 8: MAD TEMP[0].xyz, TEMP[1].xyzz, TEMP[2].xxxx, TEMP[3].xyzz 9: MOV_SAT OUT[0], TEMP[0] 10: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) call void @llvm.AMDGPU.reserve.reg(i32 4) call void @llvm.AMDGPU.reserve.reg(i32 5) call void @llvm.AMDGPU.reserve.reg(i32 6) call void @llvm.AMDGPU.reserve.reg(i32 7) %0 = call float @llvm.R600.load.input(i32 8) %1 = call float @llvm.R600.load.input(i32 9) %2 = call float @llvm.R600.load.input(i32 10) %3 = call float @llvm.R600.load.input(i32 11) %4 = call float @llvm.R600.load.input(i32 12) %5 = call float @llvm.R600.load.input(i32 13) %6 = call float @llvm.R600.load.input(i32 14) %7 = call float @llvm.R600.load.input(i32 15) %8 = call float @llvm.R600.load.input(i32 16) %9 = call float @llvm.R600.load.input(i32 17) %10 = call float @llvm.R600.load.input(i32 18) %11 = call float @llvm.R600.load.input(i32 19) %12 = call float @llvm.R600.load.input(i32 20) %13 = call float @llvm.R600.load.input(i32 21) %14 = call float @llvm.R600.load.input(i32 22) %15 = call float @llvm.R600.load.input(i32 23) %16 = call float @llvm.AMDGPU.div(float %12, float %15) %17 = call float @llvm.AMDGPU.div(float %13, float %15) %18 = call float @llvm.AMDGPU.div(float %13, float %15) %19 = insertelement <4 x float> undef, float %16, i32 0 %20 = insertelement <4 x float> %19, float %17, i32 1 %21 = insertelement <4 x float> %20, float %18, i32 2 %22 = insertelement <4 x float> %21, float 1.000000e+00, i32 3 %23 = call <4 x float> @llvm.AMDGPU.tex(<4 x float> %22, i32 0, i32 2) %24 = extractelement <4 x float> %23, i32 0 %25 = extractelement <4 x float> %23, i32 1 %26 = extractelement <4 x float> %23, i32 2 %27 = extractelement <4 x float> %23, i32 3 %28 = call float @llvm.AMDGPU.mul(float %24, float %0) %29 = call float @llvm.AMDGPU.mul(float %25, float %1) %30 = call float @llvm.AMDGPU.mul(float %26, float %2) %31 = call float @llvm.AMDGPU.load.const(i32 11) %32 = call float @llvm.AMDGPU.mul(float %27, float %31) %33 = fadd float %28, %4 %34 = fadd float %29, %5 %35 = fadd float %30, %6 %36 = call float @llvm.AMDGPU.load.const(i32 4) %37 = call float @llvm.AMDGPU.load.const(i32 5) %38 = call float @llvm.AMDIL.mad.(float %8, float %36, float %37) %39 = call float @llvm.AMDIL.clamp.(float %38, float 0.000000e+00, float 1.000000e+00) %40 = fsub float -0.000000e+00, %39 %41 = fadd float 1.000000e+00, %40 %42 = call float @llvm.AMDGPU.load.const(i32 12) %43 = call float @llvm.AMDGPU.mul(float %42, float %41) %44 = call float @llvm.AMDGPU.load.const(i32 13) %45 = call float @llvm.AMDGPU.mul(float %44, float %41) %46 = call float @llvm.AMDGPU.load.const(i32 14) %47 = call float @llvm.AMDGPU.mul(float %46, float %41) %48 = call float @llvm.AMDIL.mad.(float %33, float %39, float %43) %49 = call float @llvm.AMDIL.mad.(float %34, float %39, float %45) %50 = call float @llvm.AMDIL.mad.(float %35, float %39, float %47) %51 = call float @llvm.AMDIL.clamp.(float %48, float 0.000000e+00, float 1.000000e+00) %52 = call float @llvm.AMDIL.clamp.(float %49, float 0.000000e+00, float 1.000000e+00) %53 = call float @llvm.AMDIL.clamp.(float %50, float 0.000000e+00, float 1.000000e+00) %54 = call float @llvm.AMDIL.clamp.(float %32, float 0.000000e+00, float 1.000000e+00) call void @llvm.AMDGPU.store.output(float %51, i32 8) call void @llvm.AMDGPU.store.output(float %52, i32 9) call void @llvm.AMDGPU.store.output(float %53, i32 10) call void @llvm.AMDGPU.store.output(float %54, i32 11) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.div(float, float) readnone declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T5_W in %vreg0, %T5_Y in %vreg1, %T5_X in %vreg2, %T4_X in %vreg3, %T3_Z in %vreg4, %T3_Y in %vreg5, %T3_X in %vreg6, %T2_Z in %vreg7, %T2_Y in %vreg8, %T2_X in %vreg9 Function Live Outs: %T2_W %T2_Z %T2_Y %T2_X BB#0: derived from LLVM BB %main_body Live Ins: %T5_W %T5_Y %T5_X %T4_X %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T2_W = RECIP_IEEE_eg %T5_W, pred:%PRED_SEL_OFF %T6_X = MUL %T5_X, %T2_W, pred:%PRED_SEL_OFF, %T6_XYZW %T2_W = MUL %T5_Y, %T2_W, pred:%PRED_SEL_OFF %T6_Y = MOV %T2_W, 0, pred:%noreg, %T6_XYZW %T6_Z = MOV %T2_W, 0, pred:%noreg, %T6_XYZW %T2_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T6_W = MOV %T2_W, 0, pred:%noreg, %T6_XYZW %T5_XYZW = TEX_SAMPLE %T6_XYZW, 0, 2 %T4_X = MULADD_eg %T4_X, %C1_X, %C1_Y, pred:%PRED_SEL_OFF %T3_W = MUL %T5_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MOV %T4_X, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T2_X, 128, pred:%PRED_SEL_OFF %T2_W = ADD %T4_X, %T2_W, pred:%PRED_SEL_OFF %T3_X = ADD %T3_W, %T3_X, pred:%PRED_SEL_OFF %T3_W = MUL %T5_Y, %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %C3_X, %T2_W, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T3_X, %T2_X, %T2_Y, pred:%PRED_SEL_OFF %T3_X = ADD %T3_W, %T3_Y, pred:%PRED_SEL_OFF %T2_Z = MUL %T5_Z, %T2_Z, pred:%PRED_SEL_OFF %T3_Y = MUL %C3_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_X, %T2_X, %T3_Y, pred:%PRED_SEL_OFF %T2_Z = ADD %T2_Z, %T3_Z, pred:%PRED_SEL_OFF %T2_W = MUL %C3_Z, %T2_W, pred:%PRED_SEL_OFF %T2_Z = MULADD_eg %T2_Z, %T2_X, %T2_W, pred:%PRED_SEL_OFF %T2_X = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Y = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_W = MUL %T5_W, %C2_W, pred:%PRED_SEL_OFF, %T5_XYZW %T2_Z = MOV %T2_Z, 1, pred:%PRED_SEL_OFF %T2_W = MOV %T2_W, 1, pred:%PRED_SEL_OFF RETURN %T2_W, %T2_Z, %T2_Y, %T2_X # End machine code for function main. bytecode 134 dw -- 7 gprs --------------------- E 0000 00000004 ALU ADDR:8 KCACHE_MODE0:0 KCACHE_BANK0:0 KCACHE_BANK1:0 0001 A0980000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:39 0008 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0009 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0010 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0011 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0012 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0013 40546B90 INST:0xd7 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0014 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0015 60546B90 * INST:0xd7 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 00546B10 INST:0xd6 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 20546B10 INST:0xd6 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00380400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80380000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:448 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0025 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0027 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0028 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 40746B90 INST:0xd7 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0030 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60746B90 * INST:0xd7 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0033 00746B10 INST:0xd6 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0034 00382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 20746B10 INST:0xd6 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 00382400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0037 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0038 80382000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:449 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0039 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0040 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0041 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0042 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0044 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0045 40946B90 INST:0xd7 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0046 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0047 60946B90 * INST:0xd7 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0048 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 00946B10 INST:0xd6 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 20946B10 INST:0xd6 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00384400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80384000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:450 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 60146B00 * INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 00146B80 INST:0xd7 DST(SEL:0 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 20146B80 INST:0xd7 DST(SEL:0 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 40B46B90 INST:0xd7 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 60B46B90 * INST:0xd7 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 00B46B10 INST:0xd6 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20B46B10 INST:0xd6 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 00386400 SRC0(SEL:0 REL:0 CHAN:1 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0069 40146B00 INST:0xd6 DST(SEL:0 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00386000 SRC0(SEL:0 REL:0 CHAN:0 NEG:0) SRC1(SEL:451 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 60146B00 INST:0xd6 DST(SEL:0 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:5 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0073 60404310 * INST:0x86 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 001FE0FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0075 00C00090 INST:0x1 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 801FE4FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0077 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0079 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 60400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0085 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0002 0000002C TEX/VTX ADDR:88 0003 80400000 TEX/VTX INST:0x1 COUNT:1 0088 00060210 INST:0x10 RESOURCE_ID:2 SRC(GPR:6 REL:0) 0089 F00D1005 DST(GPR:5 REL:0 SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) LOD_BIAS:0 COORD_TYPE_X:1 COORD_TYPE_Y:1 COORD_TYPE_Z:1 COORD_TYPE_W:1 0090 68800000 OFFSET_X:0 OFFSET_Y:0 OFFSET_Z:0 SAMPLER_ID:0 SRC(SEL_X:0 SEL_Y:1 SEL_Z:2 SEL_W:3) 0091 00000000 0004 4000002E ALU ADDR:92 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0500000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:21 0092 00102004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0093 00928481 INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:4 SRC2(SEL:129 REL:0 CHAN:1 NEG:0) 0094 80004005 SRC0(SEL:5 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 80400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 800010FE SRC0(SEL:254 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0099 00800C90 * INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 00006C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:3 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 018040FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 60400010 INST:0x0 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 80804405 SRC0(SEL:5 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 60600090 * INST:0x1 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 819FC083 SRC0(SEL:131 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 20400090 * INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 00806C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:3 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 00600010 INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 204284FE INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0112 01004805 SRC0(SEL:5 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0113 40400090 INST:0x1 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 81804483 SRC0(SEL:131 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0115 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 000040FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 006280FF INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:255 REL:0 CHAN:0 NEG:0) 0118 010068FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:3 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 40400010 INST:0x0 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 81804883 SRC0(SEL:131 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0121 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0123 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 A0400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 000048FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 40428CFE INST:0x14 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0128 81904C05 SRC0(SEL:5 REL:0 CHAN:3 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0129 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 80000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0133 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C0010000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:0 0007 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________ -------------------------------------------------------------- VERT DCL IN[0] DCL IN[1] DCL IN[2] DCL OUT[0], POSITION DCL OUT[1], COLOR DCL OUT[2], COLOR[1] DCL OUT[3], FOG DCL OUT[4], GENERIC[0] DCL CONST[0..8] DCL CONST[10..18] DCL TEMP[0..8] IMM FLT32 { 0.0000, 1.0000, 0.0000, 0.0000} 0: MUL TEMP[0], IN[0].xxxx, CONST[0] 1: MAD TEMP[0], IN[0].yyyy, CONST[1], TEMP[0] 2: MAD TEMP[0], IN[0].zzzz, CONST[2], TEMP[0] 3: MAD OUT[0], IN[0].wwww, CONST[3], TEMP[0] 4: DP3 TEMP[0].x, IN[1], CONST[4] 5: DP3 TEMP[0].y, IN[1], CONST[5] 6: DP3 TEMP[0].z, IN[1], CONST[6] 7: DP3 TEMP[1].x, TEMP[0], TEMP[0] 8: RSQ TEMP[1].x, TEMP[1] 9: MUL TEMP[0], TEMP[0], TEMP[1].xxxx 10: MOV TEMP[2].w, CONST[7].xxxx 11: MOV TEMP[3], CONST[8] 12: MOV TEMP[4], IMM[0].xxxy 13: MOV_SAT OUT[1], TEMP[3] 14: MOV_SAT OUT[2], TEMP[4] 15: MUL TEMP[5], IN[0].xxxx, CONST[12] 16: MAD TEMP[5], IN[0].yyyy, CONST[13], TEMP[5] 17: MAD TEMP[5], IN[0].zzzz, CONST[14], TEMP[5] 18: MAD TEMP[5], IN[0].wwww, CONST[15], TEMP[5] 19: DP3 TEMP[6].x, TEMP[5], TEMP[5] 20: RSQ TEMP[6].x, TEMP[6] 21: MUL TEMP[7], TEMP[5], TEMP[6].xxxx 22: SUB TEMP[6], CONST[10], TEMP[7] 23: DP3 TEMP[8].x, TEMP[6], TEMP[6] 24: RSQ TEMP[8].x, TEMP[8] 25: MUL TEMP[6], TEMP[6], TEMP[8].xxxx 26: DP3 TEMP[2].x, TEMP[0], CONST[10] 27: DP3 TEMP[2].y, TEMP[0], TEMP[6] 28: LIT TEMP[1], TEMP[2] 29: ADD TEMP[3], CONST[16], TEMP[3] 30: MAD_SAT OUT[1].xyz, TEMP[1].yyyy, CONST[17], TEMP[3] 31: MAD_SAT OUT[2].xyz, TEMP[1].zzzz, CONST[18], TEMP[4] 32: ABS OUT[3].x, TEMP[5].zzzz 33: MOV OUT[3].yzw, IMM[0].xxxy 34: MOV OUT[4], IN[2] 35: END ; ModuleID = 'tgsi' define void @main() { main_body: call void @llvm.AMDGPU.reserve.reg(i32 0) call void @llvm.AMDGPU.reserve.reg(i32 1) call void @llvm.AMDGPU.reserve.reg(i32 2) call void @llvm.AMDGPU.reserve.reg(i32 3) %0 = call float @llvm.R600.load.input(i32 4) %1 = call float @llvm.R600.load.input(i32 5) %2 = call float @llvm.R600.load.input(i32 6) %3 = call float @llvm.R600.load.input(i32 7) %4 = call float @llvm.R600.load.input(i32 8) %5 = call float @llvm.R600.load.input(i32 9) %6 = call float @llvm.R600.load.input(i32 10) %7 = call float @llvm.R600.load.input(i32 11) %8 = call float @llvm.R600.load.input(i32 12) %9 = call float @llvm.R600.load.input(i32 13) %10 = call float @llvm.R600.load.input(i32 14) %11 = call float @llvm.R600.load.input(i32 15) %12 = call float @llvm.AMDGPU.load.const(i32 0) %13 = call float @llvm.AMDGPU.mul(float %0, float %12) %14 = call float @llvm.AMDGPU.load.const(i32 1) %15 = call float @llvm.AMDGPU.mul(float %0, float %14) %16 = call float @llvm.AMDGPU.load.const(i32 2) %17 = call float @llvm.AMDGPU.mul(float %0, float %16) %18 = call float @llvm.AMDGPU.load.const(i32 3) %19 = call float @llvm.AMDGPU.mul(float %0, float %18) %20 = call float @llvm.AMDGPU.load.const(i32 4) %21 = call float @llvm.AMDIL.mad.(float %1, float %20, float %13) %22 = call float @llvm.AMDGPU.load.const(i32 5) %23 = call float @llvm.AMDIL.mad.(float %1, float %22, float %15) %24 = call float @llvm.AMDGPU.load.const(i32 6) %25 = call float @llvm.AMDIL.mad.(float %1, float %24, float %17) %26 = call float @llvm.AMDGPU.load.const(i32 7) %27 = call float @llvm.AMDIL.mad.(float %1, float %26, float %19) %28 = call float @llvm.AMDGPU.load.const(i32 8) %29 = call float @llvm.AMDIL.mad.(float %2, float %28, float %21) %30 = call float @llvm.AMDGPU.load.const(i32 9) %31 = call float @llvm.AMDIL.mad.(float %2, float %30, float %23) %32 = call float @llvm.AMDGPU.load.const(i32 10) %33 = call float @llvm.AMDIL.mad.(float %2, float %32, float %25) %34 = call float @llvm.AMDGPU.load.const(i32 11) %35 = call float @llvm.AMDIL.mad.(float %2, float %34, float %27) %36 = call float @llvm.AMDGPU.load.const(i32 12) %37 = call float @llvm.AMDIL.mad.(float %3, float %36, float %29) %38 = call float @llvm.AMDGPU.load.const(i32 13) %39 = call float @llvm.AMDIL.mad.(float %3, float %38, float %31) %40 = call float @llvm.AMDGPU.load.const(i32 14) %41 = call float @llvm.AMDIL.mad.(float %3, float %40, float %33) %42 = call float @llvm.AMDGPU.load.const(i32 15) %43 = call float @llvm.AMDIL.mad.(float %3, float %42, float %35) %44 = call float @llvm.AMDGPU.load.const(i32 16) %45 = call float @llvm.AMDGPU.load.const(i32 17) %46 = call float @llvm.AMDGPU.load.const(i32 18) %47 = insertelement <4 x float> undef, float %4, i32 0 %48 = insertelement <4 x float> %47, float %5, i32 1 %49 = insertelement <4 x float> %48, float %6, i32 2 %50 = insertelement <4 x float> %49, float 0.000000e+00, i32 3 %51 = insertelement <4 x float> undef, float %44, i32 0 %52 = insertelement <4 x float> %51, float %45, i32 1 %53 = insertelement <4 x float> %52, float %46, i32 2 %54 = insertelement <4 x float> %53, float 0.000000e+00, i32 3 %55 = call float @llvm.AMDGPU.dp4(<4 x float> %50, <4 x float> %54) %56 = call float @llvm.AMDGPU.load.const(i32 20) %57 = call float @llvm.AMDGPU.load.const(i32 21) %58 = call float @llvm.AMDGPU.load.const(i32 22) %59 = insertelement <4 x float> undef, float %4, i32 0 %60 = insertelement <4 x float> %59, float %5, i32 1 %61 = insertelement <4 x float> %60, float %6, i32 2 %62 = insertelement <4 x float> %61, float 0.000000e+00, i32 3 %63 = insertelement <4 x float> undef, float %56, i32 0 %64 = insertelement <4 x float> %63, float %57, i32 1 %65 = insertelement <4 x float> %64, float %58, i32 2 %66 = insertelement <4 x float> %65, float 0.000000e+00, i32 3 %67 = call float @llvm.AMDGPU.dp4(<4 x float> %62, <4 x float> %66) %68 = call float @llvm.AMDGPU.load.const(i32 24) %69 = call float @llvm.AMDGPU.load.const(i32 25) %70 = call float @llvm.AMDGPU.load.const(i32 26) %71 = insertelement <4 x float> undef, float %4, i32 0 %72 = insertelement <4 x float> %71, float %5, i32 1 %73 = insertelement <4 x float> %72, float %6, i32 2 %74 = insertelement <4 x float> %73, float 0.000000e+00, i32 3 %75 = insertelement <4 x float> undef, float %68, i32 0 %76 = insertelement <4 x float> %75, float %69, i32 1 %77 = insertelement <4 x float> %76, float %70, i32 2 %78 = insertelement <4 x float> %77, float 0.000000e+00, i32 3 %79 = call float @llvm.AMDGPU.dp4(<4 x float> %74, <4 x float> %78) %80 = insertelement <4 x float> undef, float %55, i32 0 %81 = insertelement <4 x float> %80, float %67, i32 1 %82 = insertelement <4 x float> %81, float %79, i32 2 %83 = insertelement <4 x float> %82, float 0.000000e+00, i32 3 %84 = insertelement <4 x float> undef, float %55, i32 0 %85 = insertelement <4 x float> %84, float %67, i32 1 %86 = insertelement <4 x float> %85, float %79, i32 2 %87 = insertelement <4 x float> %86, float 0.000000e+00, i32 3 %88 = call float @llvm.AMDGPU.dp4(<4 x float> %83, <4 x float> %87) %89 = call float @llvm.AMDIL.fabs.(float %88) %90 = call float @llvm.AMDGPU.rsq(float %89) %91 = call float @llvm.AMDGPU.mul(float %55, float %90) %92 = call float @llvm.AMDGPU.mul(float %67, float %90) %93 = call float @llvm.AMDGPU.mul(float %79, float %90) %94 = call float @llvm.AMDGPU.mul(float %35, float %90) %95 = call float @llvm.AMDGPU.load.const(i32 28) %96 = call float @llvm.AMDGPU.load.const(i32 32) %97 = call float @llvm.AMDGPU.load.const(i32 33) %98 = call float @llvm.AMDGPU.load.const(i32 34) %99 = call float @llvm.AMDGPU.load.const(i32 35) %100 = call float @llvm.AMDIL.clamp.(float %96, float 0.000000e+00, float 1.000000e+00) %101 = call float @llvm.AMDIL.clamp.(float %97, float 0.000000e+00, float 1.000000e+00) %102 = call float @llvm.AMDIL.clamp.(float %98, float 0.000000e+00, float 1.000000e+00) %103 = call float @llvm.AMDIL.clamp.(float %99, float 0.000000e+00, float 1.000000e+00) %104 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %105 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %106 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %107 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %108 = call float @llvm.AMDGPU.load.const(i32 48) %109 = call float @llvm.AMDGPU.mul(float %0, float %108) %110 = call float @llvm.AMDGPU.load.const(i32 49) %111 = call float @llvm.AMDGPU.mul(float %0, float %110) %112 = call float @llvm.AMDGPU.load.const(i32 50) %113 = call float @llvm.AMDGPU.mul(float %0, float %112) %114 = call float @llvm.AMDGPU.load.const(i32 51) %115 = call float @llvm.AMDGPU.mul(float %0, float %114) %116 = call float @llvm.AMDGPU.load.const(i32 52) %117 = call float @llvm.AMDIL.mad.(float %1, float %116, float %109) %118 = call float @llvm.AMDGPU.load.const(i32 53) %119 = call float @llvm.AMDIL.mad.(float %1, float %118, float %111) %120 = call float @llvm.AMDGPU.load.const(i32 54) %121 = call float @llvm.AMDIL.mad.(float %1, float %120, float %113) %122 = call float @llvm.AMDGPU.load.const(i32 55) %123 = call float @llvm.AMDIL.mad.(float %1, float %122, float %115) %124 = call float @llvm.AMDGPU.load.const(i32 56) %125 = call float @llvm.AMDIL.mad.(float %2, float %124, float %117) %126 = call float @llvm.AMDGPU.load.const(i32 57) %127 = call float @llvm.AMDIL.mad.(float %2, float %126, float %119) %128 = call float @llvm.AMDGPU.load.const(i32 58) %129 = call float @llvm.AMDIL.mad.(float %2, float %128, float %121) %130 = call float @llvm.AMDGPU.load.const(i32 59) %131 = call float @llvm.AMDIL.mad.(float %2, float %130, float %123) %132 = call float @llvm.AMDGPU.load.const(i32 60) %133 = call float @llvm.AMDIL.mad.(float %3, float %132, float %125) %134 = call float @llvm.AMDGPU.load.const(i32 61) %135 = call float @llvm.AMDIL.mad.(float %3, float %134, float %127) %136 = call float @llvm.AMDGPU.load.const(i32 62) %137 = call float @llvm.AMDIL.mad.(float %3, float %136, float %129) %138 = call float @llvm.AMDGPU.load.const(i32 63) %139 = call float @llvm.AMDIL.mad.(float %3, float %138, float %131) %140 = insertelement <4 x float> undef, float %133, i32 0 %141 = insertelement <4 x float> %140, float %135, i32 1 %142 = insertelement <4 x float> %141, float %137, i32 2 %143 = insertelement <4 x float> %142, float 0.000000e+00, i32 3 %144 = insertelement <4 x float> undef, float %133, i32 0 %145 = insertelement <4 x float> %144, float %135, i32 1 %146 = insertelement <4 x float> %145, float %137, i32 2 %147 = insertelement <4 x float> %146, float 0.000000e+00, i32 3 %148 = call float @llvm.AMDGPU.dp4(<4 x float> %143, <4 x float> %147) %149 = call float @llvm.AMDIL.fabs.(float %148) %150 = call float @llvm.AMDGPU.rsq(float %149) %151 = call float @llvm.AMDGPU.mul(float %133, float %150) %152 = call float @llvm.AMDGPU.mul(float %135, float %150) %153 = call float @llvm.AMDGPU.mul(float %137, float %150) %154 = call float @llvm.AMDGPU.mul(float %139, float %150) %155 = call float @llvm.AMDGPU.load.const(i32 40) %156 = fsub float %155, %151 %157 = call float @llvm.AMDGPU.load.const(i32 41) %158 = fsub float %157, %152 %159 = call float @llvm.AMDGPU.load.const(i32 42) %160 = fsub float %159, %153 %161 = call float @llvm.AMDGPU.load.const(i32 43) %162 = fsub float %161, %154 %163 = insertelement <4 x float> undef, float %156, i32 0 %164 = insertelement <4 x float> %163, float %158, i32 1 %165 = insertelement <4 x float> %164, float %160, i32 2 %166 = insertelement <4 x float> %165, float 0.000000e+00, i32 3 %167 = insertelement <4 x float> undef, float %156, i32 0 %168 = insertelement <4 x float> %167, float %158, i32 1 %169 = insertelement <4 x float> %168, float %160, i32 2 %170 = insertelement <4 x float> %169, float 0.000000e+00, i32 3 %171 = call float @llvm.AMDGPU.dp4(<4 x float> %166, <4 x float> %170) %172 = call float @llvm.AMDIL.fabs.(float %171) %173 = call float @llvm.AMDGPU.rsq(float %172) %174 = call float @llvm.AMDGPU.mul(float %156, float %173) %175 = call float @llvm.AMDGPU.mul(float %158, float %173) %176 = call float @llvm.AMDGPU.mul(float %160, float %173) %177 = call float @llvm.AMDGPU.mul(float %162, float %173) %178 = call float @llvm.AMDGPU.load.const(i32 40) %179 = call float @llvm.AMDGPU.load.const(i32 41) %180 = call float @llvm.AMDGPU.load.const(i32 42) %181 = insertelement <4 x float> undef, float %91, i32 0 %182 = insertelement <4 x float> %181, float %92, i32 1 %183 = insertelement <4 x float> %182, float %93, i32 2 %184 = insertelement <4 x float> %183, float 0.000000e+00, i32 3 %185 = insertelement <4 x float> undef, float %178, i32 0 %186 = insertelement <4 x float> %185, float %179, i32 1 %187 = insertelement <4 x float> %186, float %180, i32 2 %188 = insertelement <4 x float> %187, float 0.000000e+00, i32 3 %189 = call float @llvm.AMDGPU.dp4(<4 x float> %184, <4 x float> %188) %190 = insertelement <4 x float> undef, float %91, i32 0 %191 = insertelement <4 x float> %190, float %92, i32 1 %192 = insertelement <4 x float> %191, float %93, i32 2 %193 = insertelement <4 x float> %192, float 0.000000e+00, i32 3 %194 = insertelement <4 x float> undef, float %174, i32 0 %195 = insertelement <4 x float> %194, float %175, i32 1 %196 = insertelement <4 x float> %195, float %176, i32 2 %197 = insertelement <4 x float> %196, float 0.000000e+00, i32 3 %198 = call float @llvm.AMDGPU.dp4(<4 x float> %193, <4 x float> %197) %199 = call float @llvm.AMDIL.max.(float %189, float 0.000000e+00) %200 = call float @llvm.AMDIL.max.(float %198, float 0.000000e+00) %201 = call float @llvm.pow.f32(float %200, float %95) %202 = fcmp ult float %189, 0.000000e+00 %203 = select i1 %202, float 0.000000e+00, float %201 %204 = call float @llvm.AMDGPU.load.const(i32 64) %205 = fadd float %204, %96 %206 = call float @llvm.AMDGPU.load.const(i32 65) %207 = fadd float %206, %97 %208 = call float @llvm.AMDGPU.load.const(i32 66) %209 = fadd float %208, %98 %210 = call float @llvm.AMDGPU.load.const(i32 67) %211 = fadd float %210, %99 %212 = call float @llvm.AMDGPU.load.const(i32 68) %213 = call float @llvm.AMDIL.mad.(float %199, float %212, float %205) %214 = call float @llvm.AMDGPU.load.const(i32 69) %215 = call float @llvm.AMDIL.mad.(float %199, float %214, float %207) %216 = call float @llvm.AMDGPU.load.const(i32 70) %217 = call float @llvm.AMDIL.mad.(float %199, float %216, float %209) %218 = call float @llvm.AMDIL.clamp.(float %213, float 0.000000e+00, float 1.000000e+00) %219 = call float @llvm.AMDIL.clamp.(float %215, float 0.000000e+00, float 1.000000e+00) %220 = call float @llvm.AMDIL.clamp.(float %217, float 0.000000e+00, float 1.000000e+00) %221 = call float @llvm.AMDGPU.load.const(i32 72) %222 = call float @llvm.AMDIL.mad.(float %203, float %221, float 0.000000e+00) %223 = call float @llvm.AMDGPU.load.const(i32 73) %224 = call float @llvm.AMDIL.mad.(float %203, float %223, float 0.000000e+00) %225 = call float @llvm.AMDGPU.load.const(i32 74) %226 = call float @llvm.AMDIL.mad.(float %203, float %225, float 0.000000e+00) %227 = call float @llvm.AMDIL.clamp.(float %222, float 0.000000e+00, float 1.000000e+00) %228 = call float @llvm.AMDIL.clamp.(float %224, float 0.000000e+00, float 1.000000e+00) %229 = call float @llvm.AMDIL.clamp.(float %226, float 0.000000e+00, float 1.000000e+00) %230 = call float @llvm.AMDIL.fabs.(float %137) call void @llvm.AMDGPU.store.output(float %37, i32 4) call void @llvm.AMDGPU.store.output(float %39, i32 5) call void @llvm.AMDGPU.store.output(float %41, i32 6) call void @llvm.AMDGPU.store.output(float %43, i32 7) call void @llvm.AMDGPU.store.output(float %218, i32 8) call void @llvm.AMDGPU.store.output(float %219, i32 9) call void @llvm.AMDGPU.store.output(float %220, i32 10) call void @llvm.AMDGPU.store.output(float %103, i32 11) call void @llvm.AMDGPU.store.output(float %227, i32 12) call void @llvm.AMDGPU.store.output(float %228, i32 13) call void @llvm.AMDGPU.store.output(float %229, i32 14) call void @llvm.AMDGPU.store.output(float %107, i32 15) call void @llvm.AMDGPU.store.output(float %230, i32 16) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 17) call void @llvm.AMDGPU.store.output(float 0.000000e+00, i32 18) call void @llvm.AMDGPU.store.output(float 1.000000e+00, i32 19) call void @llvm.AMDGPU.store.output(float %8, i32 20) call void @llvm.AMDGPU.store.output(float %9, i32 21) call void @llvm.AMDGPU.store.output(float %10, i32 22) call void @llvm.AMDGPU.store.output(float %11, i32 23) ret void } declare void @llvm.AMDGPU.reserve.reg(i32) declare float @llvm.R600.load.input(i32) readnone declare float @llvm.AMDGPU.load.const(i32) readnone declare float @llvm.AMDGPU.mul(float, float) readnone declare float @llvm.AMDIL.mad.(float, float, float) readnone declare float @llvm.AMDGPU.dp4(<4 x float>, <4 x float>) readnone declare float @llvm.AMDIL.fabs.(float) readnone declare float @llvm.AMDGPU.rsq(float) readnone declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDIL.max.(float, float) readnone declare float @llvm.pow.f32(float, float) nounwind readonly declare void @llvm.AMDGPU.store.output(float, i32) # Machine code for function main: Post SSA, not tracking liveness Function Live Ins: %T3_W in %vreg0, %T3_Z in %vreg1, %T3_Y in %vreg2, %T3_X in %vreg3, %T2_Z in %vreg4, %T2_Y in %vreg5, %T2_X in %vreg6, %T1_W in %vreg7, %T1_Z in %vreg8, %T1_Y in %vreg9, %T1_X in %vreg10 Function Live Outs: %T5_W %T5_Z %T5_Y %T5_X %T4_W %T4_Z %T4_Y %T4_X %T3_W %T3_Z %T3_Y %T3_X %T2_W %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X BB#0: derived from LLVM BB %main_body Live Ins: %T3_W %T3_Z %T3_Y %T3_X %T2_Z %T2_Y %T2_X %T1_W %T1_Z %T1_Y %T1_X %T6_X = MOV %T2_X, 0, pred:%noreg, %T6_XYZW %T5_X = MOV %T3_X, 0, pred:%noreg %T5_Y = MOV %T3_Y, 0, pred:%noreg %T5_Z = MOV %T3_Z, 0, pred:%noreg %T5_W = MOV %T3_W, 0, pred:%noreg %T2_X = MUL %T1_X, %C12_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Y, %C13_X, %T2_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_Z, %C14_X, %T2_X, pred:%PRED_SEL_OFF %T2_W = MUL %T1_X, %C12_Y, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Y, %C13_Y, %T2_W, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T1_Z, %C14_Y, %T2_W, pred:%PRED_SEL_OFF %T3_X = MUL %T1_X, %C12_Z, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_Y, %C13_Z, %T3_X, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T1_W, %C15_X, %T2_X, pred:%PRED_SEL_OFF, %T3_XYZW %T4_X = MULADD_eg %T1_Z, %C14_Z, %T4_X, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C15_Y, %T2_W, pred:%PRED_SEL_OFF %T4_X = MULADD_eg %T1_W, %C15_Z, %T4_X, pred:%PRED_SEL_OFF %T10_X = MOV %T3_X, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T3_Y, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T3_Z, 0, pred:%noreg, %T10_XYZW %T10_W = MOV %T3_W, 0, pred:%noreg, %T10_XYZW %T10_Y = MOV %T2_X, 0, pred:%noreg, %T10_XYZW %T10_Z = MOV %T4_X, 0, pred:%noreg, %T10_XYZW %T7_X = MOV %C4_X, 0, pred:%noreg, %T7_XYZW %T7_Y = MOV %C4_Y, 0, pred:%noreg, %T7_XYZW %T8_X = MOV %C5_X, 0, pred:%noreg, %T8_XYZW %T6_Y = MOV %T2_Y, 0, pred:%noreg, %T6_XYZW %T8_Y = MOV %C5_Y, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %C6_X, 0, pred:%noreg, %T9_XYZW %T7_Z = MOV %C4_Z, 0, pred:%noreg, %T7_XYZW %T6_Z = MOV %T2_Z, 0, pred:%noreg, %T6_XYZW %T8_Z = MOV %C5_Z, 0, pred:%noreg, %T8_XYZW %T9_Y = MOV %C6_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %C6_Z, 0, pred:%noreg, %T9_XYZW %T4_Z = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 0.000000e+00 %T10_W = MOV %T4_Z, 0, pred:%noreg, %T10_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T10_X, %T10_Y, %T10_Z, %T10_W * %T2_X = DOT4_eg %T10_X, %T10_X, 40; flags: * %T2_Y = DOT4_eg %T10_Y, %T10_Y, 32; flags: * %T2_Z = DOT4_eg %T10_Z, %T10_Z, 40; flags: * %T2_W = DOT4_eg %T10_W, %T10_W, 8; flags: %T2_Y = MOV %T2_Y, 256, pred:%PRED_SEL_OFF %T2_Z = RECIPSQRT_CLAMPED_eg %T2_Y, pred:%PRED_SEL_OFF %T2_Y = MUL %T3_X, %T2_Z, pred:%PRED_SEL_OFF, %T3_XYZW %T4_Y = MUL %T2_X, %T2_Z, pred:%PRED_SEL_OFF %T10_X = MUL %T4_X, %T2_Z, pred:%PRED_SEL_OFF %T7_W = MOV %T4_Z, 0, pred:%noreg, %T7_XYZW %T2_X = MOV %T2_Y, 128, pred:%PRED_SEL_OFF %T2_X = ADD %C10_X, %T2_X, pred:%PRED_SEL_OFF, %T2_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T6_W = MOV %T4_Z, 0, pred:%noreg, %T6_XYZW BUNDLE %T3_X, %T3_Y, %T3_Z, %T3_W, %T6_X, %T7_X, %T6_Y, %T7_Y, %T6_Z, %T7_Z, %T6_W, %T7_W * %T3_X = DOT4_eg %T6_X, %T7_X, 32; flags: * %T3_Y = DOT4_eg %T6_Y, %T7_Y, 40; flags: * %T3_Z = DOT4_eg %T6_Z, %T7_Z, 40; flags: * %T3_W = DOT4_eg %T6_W, %T7_W, 8; flags: %T4_Y = MOV %T4_Y, 128, pred:%PRED_SEL_OFF %T4_W = ADD %C10_Y, %T4_Y, pred:%PRED_SEL_OFF BUNDLE %T4_X, %T4_Y, %T4_Z, %T4_W, %T6_X, %T8_X, %T6_Y, %T8_Y, %T6_Z, %T8_Z, %T6_W, %T8_W * %T4_X = DOT4_eg %T6_X, %T8_X, 40; flags: * %T4_Y = DOT4_eg %T6_Y, %T8_Y, 32; flags: * %T4_Z = DOT4_eg %T6_Z, %T8_Z, 40; flags: * %T4_W = DOT4_eg %T6_W, %T8_W, 8; flags: %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW %T7_X = MOV %T10_X, 128, pred:%PRED_SEL_OFF %T7_X = ADD %C10_Z, %T7_X, pred:%PRED_SEL_OFF BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T6_X, %T9_X, %T6_Y, %T9_Y, %T6_Z, %T9_Z, %T6_W, %T9_W * %T6_X = DOT4_eg %T6_X, %T9_X, 32; flags: * %T6_Y = DOT4_eg %T6_Y, %T9_Y, 40; flags: * %T6_Z = DOT4_eg %T6_Z, %T9_Z, 40; flags: * %T6_W = DOT4_eg %T6_W, %T9_W, 8; flags: %T8_X = MOV %T2_X, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T2_Y, 0, pred:%noreg, %T8_XYZW %T8_Z = MOV %T2_Z, 0, pred:%noreg, %T8_XYZW %T8_W = MOV %T2_W, 0, pred:%noreg, %T8_XYZW %T8_Y = MOV %T4_W, 0, pred:%noreg, %T8_XYZW %T9_X = MOV %T3_X, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T3_Y, 0, pred:%noreg, %T9_XYZW %T9_Z = MOV %T3_Z, 0, pred:%noreg, %T9_XYZW %T9_W = MOV %T3_W, 0, pred:%noreg, %T9_XYZW %T9_Y = MOV %T4_Y, 0, pred:%noreg, %T9_XYZW %T8_Z = MOV %T7_X, 0, pred:%noreg, %T8_XYZW %T9_Z = MOV %T6_X, 0, pred:%noreg, %T9_XYZW %T8_W = MOV %T4_Z, 0, pred:%noreg, %T8_XYZW %T9_W = MOV %T4_Z, 0, pred:%noreg, %T9_XYZW BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T8_X, %T8_Y, %T8_Z, %T8_W * %T6_X = DOT4_eg %T8_X, %T8_X, 40; flags: * %T6_Y = DOT4_eg %T8_Y, %T8_Y, 32; flags: * %T6_Z = DOT4_eg %T8_Z, %T8_Z, 40; flags: * %T6_W = DOT4_eg %T8_W, %T8_W, 8; flags: BUNDLE %T6_X, %T6_Y, %T6_Z, %T6_W, %T9_X, %T9_Y, %T9_Z, %T9_W * %T6_X = DOT4_eg %T9_X, %T9_X, 40; flags: * %T6_Y = DOT4_eg %T9_Y, %T9_Y, 40; flags: * %T6_Z = DOT4_eg %T9_Z, %T9_Z, 32; flags: * %T6_W = DOT4_eg %T9_W, %T9_W, 8; flags: %T6_Y = MOV %T6_Y, 256, pred:%PRED_SEL_OFF %T6_Z = MOV %T6_Z, 256, pred:%PRED_SEL_OFF %T6_Y = RECIPSQRT_CLAMPED_eg %T6_Y, pred:%PRED_SEL_OFF %T2_X = MUL %T2_X, %T6_Y, pred:%PRED_SEL_OFF, %T2_XYZW, %T2_XYZW %T4_W = MUL %T4_W, %T6_Y, pred:%PRED_SEL_OFF %T6_Z = RECIPSQRT_CLAMPED_eg %T6_Z, pred:%PRED_SEL_OFF %T3_X = MUL %T3_X, %T6_Z, pred:%PRED_SEL_OFF, %T3_XYZW, %T3_XYZW %T7_Y = MUL %T4_Y, %T6_Z, pred:%PRED_SEL_OFF %T4_Y = MUL %T7_X, %T6_Y, pred:%PRED_SEL_OFF %T7_X = MUL %T6_X, %T6_Z, pred:%PRED_SEL_OFF %T7_W = MUL %T1_X, %C0_X, pred:%PRED_SEL_OFF %T6_X = MOV %C10_X, 0, pred:%noreg, %T6_XYZW %T7_Z = MUL %T1_X, %C0_Y, pred:%PRED_SEL_OFF %T6_Y = MOV %C10_Y, 0, pred:%noreg, %T6_XYZW %T7_W = MULADD_eg %T1_Y, %C1_X, %T7_W, pred:%PRED_SEL_OFF %T2_Y = MOV %T4_W, 0, pred:%noreg, %T2_XYZW %T3_Y = MOV %T7_Y, 0, pred:%noreg, %T3_XYZW %T3_Z = MOV %T7_X, 0, pred:%noreg, %T3_XYZW %T4_W = MULADD_eg %T1_Y, %C1_Y, %T7_Z, pred:%PRED_SEL_OFF %T6_Z = MOV %C10_Z, 0, pred:%noreg, %T6_XYZW %T7_Z = MULADD_eg %T1_Z, %C2_X, %T7_W, pred:%PRED_SEL_OFF %T2_Z = MOV %T4_Y, 0, pred:%noreg, %T2_XYZW %T4_Y = MUL %T1_X, %C0_Z, pred:%PRED_SEL_OFF %T7_X = MULADD_eg %T1_Y, %C1_Z, %T4_Y, pred:%PRED_SEL_OFF %T4_W = MULADD_eg %T1_Z, %C2_Y, %T4_W, pred:%PRED_SEL_OFF %T6_W = MOV %T4_Z, 0, pred:%noreg, %T6_XYZW %T7_Y = MUL %T1_X, %C0_W, pred:%PRED_SEL_OFF %T1_X = MULADD_eg %T1_W, %C3_X, %T7_Z, pred:%PRED_SEL_OFF %T2_W = MOV %T4_Z, 0, pred:%noreg, %T2_XYZW %T3_W = MOV %T4_Z, 0, pred:%noreg, %T3_XYZW BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T2_X, %T3_Y, %T2_Y, %T3_Z, %T2_Z, %T3_W, %T2_W * %T2_X = DOT4_eg %T3_X, %T2_X, 32; flags: * %T2_Y = DOT4_eg %T3_Y, %T2_Y, 40; flags: * %T2_Z = DOT4_eg %T3_Z, %T2_Z, 40; flags: * %T2_W = DOT4_eg %T3_W, %T2_W, 8; flags: %T4_Y = MAX %T2_X, %T4_Z, pred:%PRED_SEL_OFF BUNDLE %T2_X, %T2_Y, %T2_Z, %T2_W, %T3_X, %T6_X, %T3_Y, %T6_Y, %T3_Z, %T6_Z, %T3_W, %T6_W * %T2_X = DOT4_eg %T3_X, %T6_X, 40; flags: * %T2_Y = DOT4_eg %T3_Y, %T6_Y, 40; flags: * %T2_Z = DOT4_eg %T3_Z, %T6_Z, 32; flags: * %T2_W = DOT4_eg %T3_W, %T6_W, 8; flags: %T2_X = MULADD_eg %T1_Z, %C2_Z, %T7_X, pred:%PRED_SEL_OFF %T2_W = MAX %T2_Z, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MULADD_eg %T1_W, %C3_Y, %T4_W, pred:%PRED_SEL_OFF %T1_Y = MULADD_eg %T1_Y, %C1_W, %T7_Y, pred:%PRED_SEL_OFF %T2_X = MULADD_eg %T1_W, %C3_Z, %T2_X, pred:%PRED_SEL_OFF %T3_X = ADD %C16_X, %C8_X, pred:%PRED_SEL_OFF %T1_Z = MULADD_eg %T1_Z, %C2_W, %T1_Y, pred:%PRED_SEL_OFF %T1_Y = MOV %T2_Y, 0, pred:%noreg %T1_W = MULADD_eg %T1_W, %C3_W, %T1_Z, pred:%PRED_SEL_OFF %T2_Y = ADD %C16_Y, %C8_Y, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T2_W, %C17_X, %T3_X, pred:%PRED_SEL_OFF %T3_Y = LOG_IEEE_eg %T4_Y, pred:%PRED_SEL_OFF %T1_Z = MOV %T2_X, 0, pred:%noreg %T2_Y = MULADD_eg %T2_W, %C17_Y, %T2_Y, pred:%PRED_SEL_OFF %T3_Y = MUL %C7_X, %T3_Y, pred:%PRED_SEL_OFF %T3_Z = ADD %C16_Z, %C8_Z, pred:%PRED_SEL_OFF %T2_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T2_W = MULADD_eg %T2_W, %C17_Z, %T3_Z, pred:%PRED_SEL_OFF %T3_X = EXP_IEEE_eg %T3_Y, pred:%PRED_SEL_OFF %T3_Y = CNDGE_eg %T2_Z, %T3_X, %T4_Z, pred:%PRED_SEL_OFF %T2_Y = MOV %T2_Y, 1, pred:%PRED_SEL_OFF %T2_Z = MOV %T2_W, 1, pred:%PRED_SEL_OFF %T3_X = MULADD_eg %T3_Y, %C18_X, %T4_Z, pred:%PRED_SEL_OFF %T2_W = MOV %C8_W, 1, pred:%PRED_SEL_OFF %T3_Z = MULADD_eg %T3_Y, %C18_Y, %T4_Z, pred:%PRED_SEL_OFF %T3_X = MOV %T3_X, 1, pred:%PRED_SEL_OFF %T3_W = MULADD_eg %T3_Y, %C18_Z, %T4_Z, pred:%PRED_SEL_OFF %T3_Y = MOV %T3_Z, 1, pred:%PRED_SEL_OFF %T4_W = MOV_IMM_F32 %ALU_LITERAL_X, pred:%PRED_SEL_OFF, 1.000000e+00 %T3_Z = MOV %T3_W, 1, pred:%PRED_SEL_OFF %T3_W = MOV %T4_W, 1, pred:%PRED_SEL_OFF %T4_X = MOV %T4_X, 256, pred:%PRED_SEL_OFF %T4_Y = MOV %T4_Z, 0, pred:%noreg RETURN %T5_W, %T5_Z, %T5_Y, %T5_X, %T4_W, %T4_Z, %T4_Y, %T4_X, %T3_W, %T3_Z, %T3_Y, %T3_X, %T2_W, %T2_Z, %T2_Y, %T2_X, %T1_W, %T1_Z, %T1_Y, %T1_X # End machine code for function main. bytecode 336 dw -- 11 gprs --------------------- E 0000 00000000 CF ADDR:0 0001 84C00000 CF INST:0x13 COND:0 POP_COUNT:0 0002 40000007 ALU ADDR:14 KCACHE_MODE0:1 KCACHE_BANK0:0 KCACHE_BANK1:0 0003 A1E80000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:123 0014 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0015 00C00C90 INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0016 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0017 20A00C90 INST:0x19 DST(SEL:5 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0018 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0019 40A00C90 INST:0x19 DST(SEL:5 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0020 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0021 60A00C90 INST:0x19 DST(SEL:5 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0022 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0023 00A00C90 * INST:0x19 DST(SEL:5 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0024 80118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0025 00400090 * INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0026 8011A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0027 004280FE * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0028 0011C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0029 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0030 80918001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0031 60400090 * INST:0x1 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0032 8091A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0033 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0034 01118001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:140 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0035 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0036 8091C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0037 60428CFE * INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0038 0111A401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:141 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0039 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0040 8011EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0041 00668002 * INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:0 NEG:0) 0042 0111C801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:142 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0043 008280FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0044 8091EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0045 00468C02 * INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:2 REL:0 CHAN:3 NEG:0) 0046 0111EC01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:143 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0047 008A80FE INST:0x14 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0048 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0049 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0050 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0051 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0052 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0053 61400C90 INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0054 80000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0055 01400C90 * INST:0x19 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0056 00000084 SRC0(SEL:132 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0057 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0058 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0059 21400C90 INST:0x19 DST(SEL:10 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0060 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0061 41400C90 INST:0x19 DST(SEL:10 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0062 80000484 SRC0(SEL:132 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0063 20E00C90 * INST:0x19 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0064 00000085 SRC0(SEL:133 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0065 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0066 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0067 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0068 80000485 SRC0(SEL:133 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0069 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0070 00000086 SRC0(SEL:134 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0071 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0072 00000884 SRC0(SEL:132 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0073 40E00C90 INST:0x19 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0074 80000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0075 40C00C90 * INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0076 00000486 SRC0(SEL:134 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0077 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0078 80000885 SRC0(SEL:133 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0079 41000C90 * INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0080 00000886 SRC0(SEL:134 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0081 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0082 800000F8 SRC0(SEL:248 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0083 40800C90 * INST:0x19 DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0084 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0085 61400C90 * INST:0x19 DST(SEL:10 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0086 0001400A SRC0(SEL:10 REL:0 CHAN:0 NEG:0) SRC1(SEL:10 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0087 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0088 0081440A SRC0(SEL:10 REL:0 CHAN:1 NEG:0) SRC1(SEL:10 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0089 20405F10 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0090 0101480A SRC0(SEL:10 REL:0 CHAN:2 NEG:0) SRC1(SEL:10 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0091 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0092 819FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0093 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0094 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0095 20400C91 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0096 800004FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0097 40404390 * INST:0x87 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0098 001FE004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0099 01480090 INST:0x1 DST(SEL:10 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0100 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0101 20400090 INST:0x1 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0102 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0103 60E00C90 INST:0x19 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0104 801FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0105 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0106 800014FE SRC0(SEL:254 REL:0 CHAN:1 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0107 00400C90 * INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0108 001FC08A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0109 00400010 INST:0x0 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0110 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0111 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0112 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0113 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0114 0000E006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0115 00605F10 INST:0xbe DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0116 0080E406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:7 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0117 20605F00 INST:0xbe DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0118 0100E806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:7 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0119 40605F00 INST:0xbe DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0120 0180E0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:7 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0121 60605F00 INST:0xbe DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0122 80001404 SRC0(SEL:4 REL:0 CHAN:1 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0123 20800C90 * INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0124 00010006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0125 00805F00 INST:0xbe DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0126 00810406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0127 20805F10 INST:0xbe DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0128 01010806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:8 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0129 40805F00 INST:0xbe DST(SEL:4 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0130 01810C06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:8 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0131 60805F00 INST:0xbe DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0132 801FE48A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0133 60800010 * INST:0x0 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0134 0000100A SRC0(SEL:10 REL:0 CHAN:0 NEG:1) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0135 00E00C90 INST:0x19 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0136 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0137 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0138 00012006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0139 00C05F10 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0140 00812406 SRC0(SEL:6 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0141 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0142 01012806 SRC0(SEL:6 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0143 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0144 019FCC06 SRC0(SEL:6 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0145 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0146 801FC88A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0147 00E00010 * INST:0x0 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0148 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0149 01000C90 INST:0x19 DST(SEL:8 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0150 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0151 21000C90 INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0152 00000802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0153 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0154 00000C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0155 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0156 80000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0157 21000C90 * INST:0x19 DST(SEL:8 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0158 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0159 01200C90 INST:0x19 DST(SEL:9 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0160 00000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0161 21200C90 INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0162 00000803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0163 41200C90 INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0164 00000C03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0165 61200C90 INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0166 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0167 21200C90 * INST:0x19 DST(SEL:9 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0168 00000007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0169 41000C90 INST:0x19 DST(SEL:8 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0170 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0171 61000C90 INST:0x19 DST(SEL:8 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0172 80000006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0173 41200C90 * INST:0x19 DST(SEL:9 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0174 00010008 SRC0(SEL:8 REL:0 CHAN:0 NEG:0) SRC1(SEL:8 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0175 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0176 00810408 SRC0(SEL:8 REL:0 CHAN:1 NEG:0) SRC1(SEL:8 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0177 20C05F10 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0178 011FC8FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:254 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0179 40C05F00 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0180 019FCCFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0181 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0182 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0183 61200C90 * INST:0x19 DST(SEL:9 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0184 00012009 SRC0(SEL:9 REL:0 CHAN:0 NEG:0) SRC1(SEL:9 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0185 00C05F00 INST:0xbe DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0186 00812409 SRC0(SEL:9 REL:0 CHAN:1 NEG:0) SRC1(SEL:9 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0187 20C05F00 INST:0xbe DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0188 01012809 SRC0(SEL:9 REL:0 CHAN:2 NEG:0) SRC1(SEL:9 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0189 40C05F10 INST:0xbe DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0190 001FE0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0191 60C05F00 INST:0xbe DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0192 800000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0193 20C00C91 * INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0194 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0195 40C00C91 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0196 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0197 20C04390 * INST:0x87 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0198 001FE002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0199 00400090 INST:0x1 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0200 001FEC04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0201 60800090 INST:0x1 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0202 800008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0203 40C04390 * INST:0x87 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0204 001FE003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0205 00600090 INST:0x1 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0206 001FE404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0207 20E00090 INST:0x1 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0208 8080C007 SRC0(SEL:7 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0209 20800090 * INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0210 0100C006 SRC0(SEL:6 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0211 00E80090 INST:0x1 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:2 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0212 0000048A SRC0(SEL:138 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0213 20C00C90 INST:0x19 DST(SEL:6 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0214 00900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0215 40E00090 INST:0x1 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0216 00100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0217 60E00090 INST:0x1 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0218 8000008A SRC0(SEL:138 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0219 00C00C90 * INST:0x19 DST(SEL:6 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0220 00000C04 SRC0(SEL:4 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0221 20400C90 INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0222 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0223 40600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0224 00102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0225 60E28CFE INST:0x14 DST(SEL:7 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:3 NEG:0) 0226 80000407 SRC0(SEL:7 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0227 20600C90 * INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0228 0000088A SRC0(SEL:138 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0229 40C00C90 INST:0x19 DST(SEL:6 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0230 80902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0231 60828807 * INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0232 01100001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0233 20800090 INST:0x1 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0234 00104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0235 40E28C07 INST:0x14 DST(SEL:7 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:3 NEG:0) 0236 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0237 40400C90 * INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0238 01102401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0239 00E284FE INST:0x14 DST(SEL:7 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0240 00904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0241 60828C04 INST:0x14 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0242 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0243 60C00C90 * INST:0x19 DST(SEL:6 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0244 00106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0245 00268807 INST:0x14 DST(SEL:1 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC2(SEL:7 REL:0 CHAN:2 NEG:0) 0246 01900001 SRC0(SEL:1 REL:0 CHAN:0 NEG:0) SRC1(SEL:128 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0247 20E00090 INST:0x1 DST(SEL:7 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0248 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0249 60400C90 INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0250 80000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0251 60600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0252 00004003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:2 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0253 00405F10 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0254 00804403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:2 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0255 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0256 01004803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:2 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0257 40405F00 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0258 819FC0FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:254 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0259 60405F00 * INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0004 80000082 ALU ADDR:260 KCACHE_MODE0:2 KCACHE_BANK0:0 KCACHE_BANK1:0 0005 A0940000 ALU INST:0x8 KCACHE_MODE1:0 KCACHE_ADDR0:0 KCACHE_ADDR1:0 COUNT:38 0260 0000C003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:6 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0261 00405F00 INST:0xbe DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0262 0080C403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:6 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0263 20405F00 INST:0xbe DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0264 0100C803 SRC0(SEL:3 REL:0 CHAN:2 NEG:0) SRC1(SEL:6 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0265 40445F10 INST:0xbe DST(SEL:2 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:1 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0266 0180CC03 SRC0(SEL:3 REL:0 CHAN:3 NEG:0) SRC1(SEL:6 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0267 60405F00 INST:0xbe DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:0 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0268 81008002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0269 20800190 * INST:0x3 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0270 01104801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0271 00428007 INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:0 NEG:0) 0272 00906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0273 20428C04 INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:3 NEG:0) 0274 810080FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:4 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0275 60400190 * INST:0x3 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0276 01106C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0277 004280FE INST:0x14 DST(SEL:2 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:0 NEG:0) 0278 81902401 SRC0(SEL:1 REL:0 CHAN:1 NEG:0) SRC1(SEL:129 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0279 20228407 * INST:0x14 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:7 REL:0 CHAN:1 NEG:0) 0280 80110090 SRC0(SEL:144 REL:0 CHAN:0 NEG:0) SRC1(SEL:136 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0281 00600010 * INST:0x0 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0282 00000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0283 20200C90 INST:0x19 DST(SEL:1 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0284 81904801 SRC0(SEL:1 REL:0 CHAN:2 NEG:0) SRC1(SEL:130 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0285 40228401 * INST:0x14 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:1 REL:0 CHAN:1 NEG:0) 0286 81906C01 SRC0(SEL:1 REL:0 CHAN:3 NEG:0) SRC1(SEL:131 REL:0 CHAN:3 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0287 602288FE * INST:0x14 DST(SEL:1 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0288 80910490 SRC0(SEL:144 REL:0 CHAN:1 NEG:0) SRC1(SEL:136 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0289 20400010 * INST:0x0 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0290 00122C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0291 00628003 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:3 REL:0 CHAN:0 NEG:0) 0292 00922C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0293 204284FE INST:0x14 DST(SEL:2 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:1 NEG:0) 0294 00000002 SRC0(SEL:2 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0295 40200C90 INST:0x19 DST(SEL:1 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0296 80000404 SRC0(SEL:4 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0297 20604190 * INST:0x83 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0298 801FE087 SRC0(SEL:135 REL:0 CHAN:0 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0299 20600090 * INST:0x1 DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0300 00000003 SRC0(SEL:3 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0301 80400C90 INST:0x19 DST(SEL:2 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0302 81110890 SRC0(SEL:144 REL:0 CHAN:2 NEG:0) SRC1(SEL:136 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0303 40600010 * INST:0x0 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0304 01122C02 SRC0(SEL:2 REL:0 CHAN:3 NEG:0) SRC1(SEL:145 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0305 604288FE INST:0x14 DST(SEL:2 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:254 REL:0 CHAN:2 NEG:0) 0306 80000403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0307 00604090 * INST:0x81 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0308 001FE802 SRC0(SEL:2 REL:0 CHAN:2 NEG:0) SRC1(SEL:255 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0309 20636804 INST:0x1b DST(SEL:3 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0310 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0311 C0400C90 INST:0x19 DST(SEL:2 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0312 80000402 SRC0(SEL:2 REL:0 CHAN:1 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0313 A0400C90 * INST:0x19 DST(SEL:2 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0314 001244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0315 00628804 INST:0x14 DST(SEL:3 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0316 009244FE SRC0(SEL:254 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:1 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0317 40628804 INST:0x14 DST(SEL:3 CHAN:2 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0318 80000C88 SRC0(SEL:136 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0319 E0400C90 * INST:0x19 DST(SEL:2 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0320 000000FE SRC0(SEL:254 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0321 80600C90 INST:0x19 DST(SEL:3 CHAN:0 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0322 000008FE SRC0(SEL:254 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0323 A0600C90 INST:0x19 DST(SEL:3 CHAN:1 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0324 01124403 SRC0(SEL:3 REL:0 CHAN:1 NEG:0) SRC1(SEL:146 REL:0 CHAN:2 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0325 60628804 INST:0x14 DST(SEL:3 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC2(SEL:4 REL:0 CHAN:2 NEG:0) 0326 800000F9 SRC0(SEL:249 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0327 60800C90 * INST:0x19 DST(SEL:4 CHAN:3 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0328 00000004 SRC0(SEL:4 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0329 00800C91 INST:0x19 DST(SEL:4 CHAN:0 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:1 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0330 00000804 SRC0(SEL:4 REL:0 CHAN:2 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0331 20800C90 INST:0x19 DST(SEL:4 CHAN:1 REL:0 CLAMP:0) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0332 00000CFE SRC0(SEL:254 REL:0 CHAN:3 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:0) 0333 C0600C90 INST:0x19 DST(SEL:3 CHAN:2 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0334 800000FF SRC0(SEL:255 REL:0 CHAN:0 NEG:0) SRC1(SEL:0 REL:0 CHAN:0 NEG:0 IM:0) PRED_SEL:0 LAST:1) 0335 E0600C90 * INST:0x19 DST(SEL:3 CHAN:3 REL:0 CLAMP:1) BANK_SWIZZLE:0 SRC0_ABS:0 SRC1_ABS:0 WRITE_MASK:1 OMOD:0 EXECUTE_MASK:0 UPDATE_PRED:0 0006 C000A03C EXPORT GPR:1 ELEM_SIZE:3 ARRAY_BASE:3C TYPE:1 0007 95000688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:0 0008 C0014000 EXPORT GPR:2 ELEM_SIZE:3 ARRAY_BASE:0 TYPE:2 0009 94C10688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x53 BURST_COUNT:2 EOP:0 0010 C0024002 EXPORT GPR:4 ELEM_SIZE:3 ARRAY_BASE:2 TYPE:2 0011 94C00B20 EXPORT SWIZ_X:0 SWIZ_Y:4 SWIZ_Z:4 SWIZ_W:5 BARRIER:1 INST:0x53 BURST_COUNT:1 EOP:0 0012 C002C003 EXPORT GPR:5 ELEM_SIZE:3 ARRAY_BASE:3 TYPE:2 0013 95200688 EXPORT SWIZ_X:0 SWIZ_Y:1 SWIZ_Z:2 SWIZ_W:3 BARRIER:1 INST:0x54 BURST_COUNT:1 EOP:1 -------------------------------------- ______________________________________________________________